特許
J-GLOBAL ID：200903055272611780
薄膜半導体素子
発明者：
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出願人/特許権者：
代理人 (1件)：
目次 誠 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-118635
公開番号（公開出願番号）：特開平8-316486
出願日： 1995年05月17日
公開日（公表日）： 1996年11月29日
要約：
【要約】【目的】 オフ時のドレイン電流を低減するとともに、多量生産時における均一なオフ電流の低減化が可能な薄膜半導体素子を得る。【構成】 薄膜トランジスタのソース・ドレイン領域2,3は、上層側に高抵抗のa-Si膜からなる非晶質半導体ドープ層2a,3aを形成し、下層側に不純物がドープされた低抵抗の多結晶半導体ドープ層2b,3bが形成された積層構造を有する。非晶質半導体ドープ層2a,3aの厚みは、チャネルの厚みよりも大きくなるように形成されている。
請求項（抜粋）：
基板上に形成された主表面を有する半導体層と、前記半導体層の主表面方向に一定の間隔をもって前記半導体層内に形成される一対のソース・ドレイン領域と、一対の前記ソース・ドレイン領域の間の前記半導体層の主表面近傍に位置し、所定のゲート電圧が印加されたときにチャネルが形成されるチャネル形成領域と、前記半導体層の前記チャネル形成領域上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極とを備え、一対の前記ソース・ドレイン領域の少なくとも一方は、前記半導体層の前記主表面から前記半導体層の厚み方向に順に積層された、相対的に高抵抗の第1不純物領域と、相対的に低抵抗の第2不純物領域とを少なくとも有しており、前記第1不純物領域の厚みは、前記チャネルの厚みよりも大きくなるように形成されていることを特徴とする、薄膜半導体素子。
IPC (2件)：
H01L 29/786
, H01L 21/336
H01L 29/78 616 J
, H01L 29/78 616 A
