特許
J-GLOBAL ID：200903055307345514
タイマ回路
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-217141
公開番号（公開出願番号）：特開平7-073074
出願日： 1993年09月01日
公開日（公表日）： 1995年03月17日
要約：
【要約】【目的】 単一のカウンタを用いつつ、複数の時間を計測することが可能なタイマ回路を得る。【構成】 差分レジスタ(0〜15)と、対応する比較レジスタ(0〜15)とが通信制御装置20に含まれる。CPUからの指示によりバス・コントローラ21が割込マスクレジスタ27のマスクビットを解除し、そのビットに対応する割込が許可状態になると、バス・コントローラ21は対応する差分レジスタ(0〜15)の値と、カウンタ24の出力値とを加算器28で加算し、加算値を対応する比較レジスタ(0〜15)に格納する。カウンタ24がカウントアップし、比較レジスタ(0〜15)の値と一致すると、タイムアップ信号がEX-ORゲート29-0、...29-15から出力され、割込コントローラ22に供給される。割込コントローラ22はタイムアップ信号を受信し、外部に割込信号を出力する。
請求項（抜粋）：
所定のクロック信号をカウントするカウント手段と、複数個の差分レジスタと、前記差分レジスタごとに設けられた比較レジスタと、前記カウント手段のカウンタ出力値と、いずれか一個の前記差分レジスタの出力値とを加算し、前記対応する比較レジスタに格納する加算手段と、前記カウント手段の出力値と、前記比較レジスタの出力値とを比較し、一致している場合に、前記比較レジスタごとにタイムアップ信号を出力するタイムアップ検出手段と、を含むことを特徴とするタイマ回路。
IPC (2件)：
G06F 11/30 310
, G06F 9/46 315
