特許

J-GLOBAL ID：200903055370733095

半導体装置及びその製造方法

発明者： 齋藤 渉 ,  大村 一郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-276801
公開番号（公開出願番号）：特開2003-086800
出願日： 2001年09月12日
公開日（公表日）： 2003年03月20日
要約：

【要約】【課題】 耐圧向上と低オン抵抗化を両立すると共に、耐圧のバラツキを解消できる半導体装置及びその製造方法を提供すること。【解決手段】 MOSトランジスタはドレイン層10と、ドレイン層10上に設けられドレイン層10よりも低不純物濃度のドリフト領域11と、ドリフト層11表面からドレイン層10に達するトレンチ20と、トレンチ20の外壁に沿って設けられたリサーフ層17と、トレンチ20を埋め込む絶縁膜16と、ドリフト層11及びリサーフ層17の表面内に選択的に設けられたベース層12と、ベース層12の表面内に選択的に設けられたソース層13と、ソース層13間のベース層12及びドリフト層11上に、ゲート絶縁膜を介在して設けられたゲート電極とを具備している。そして、トレンチ20をドレイン層10に達するように形成することでリサーフ構造の深さバラツキを抑制することを特徴としている。

請求項（抜粋）：

第1導電型の第1半導体領域と、該第1半導体領域上に設けられ該第1半導体領域よりも低不純物濃度の第1導電型の第2半導体領域と、前記第2半導体領域内に設けられた第2導電型の第3半導体領域とを具備し、前記第2、第3半導体領域との接合により該第2半導体領域を空乏化させる縦型リサーフ構造を含む半導体装置であって、前記第3半導体領域は、前記第2半導体領域表面から前記第1半導体領域まで達するようにして設けられていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 29/78 652 C ,  H01L 29/78 652 H ,  H01L 29/78 652 P ,  H01L 29/78 658 A