特許
J-GLOBAL ID：200903055397896980
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-172253
公開番号（公開出願番号）：特開平5-020899
出願日： 1991年07月12日
公開日（公表日）： 1993年01月29日
要約：
【要約】【目的】不良検出効率を向上させた並列テストモードを搭載した半導体記憶装置を提供することを目的とする。【構成】並列テスト用の一致検出回路として、各セルアレイブロック1内の複数ビットのメモリセルデータの一致或いは不一致を検出する、それぞれセルアレイブロック1に隣接して設けられた複数の第1の一致検出回路2と、各セルアレイブロック1内の任意の1ビットのデータをそのブロックの代表値として、この代表値同志の一致或いは不一致を検出する第2の一致検出回路4と、これら第1の一致検出回路2と第2の一致検出回路4の出力の一致或いは不一致を検出する、チップの出力パッド近くに配置された第3の一致検出回路6とを備えたことを特徴とする。
請求項（抜粋）：
メモリセルが複数のセルアレイブロックに分割された配置され、1度に複数のビットに対して書き込み,読出しを行う並列テストモードを有する半導体記憶装置において、各セルアレイブロック内の複数ビットのメモリセルデータの一致或いは不一致を検出する、それぞれ前記各セルアレイブロックに隣接して設けられた複数の第1の一致検出回路と、各セルアレイブロック内の任意の1ビットのデータをそのブロックの代表値として、この代表値同志の一致或いは不一致を検出する第2の一致検出回路と、チップの出力パッド近くに配置された、前記第1の一致検出回路と第2の一致検出回路の出力の一致或いは不一致を検出する第3の一致検出回路と、を備えたことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 29/00 303
, G11C 11/401
, H01L 27/10 481
