特許

J-GLOBAL ID：200903055404489679

半導体装置の試験方法

発明者： 外川 隆一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-072929
公開番号（公開出願番号）：特開平8-274139
出願日： 1995年03月30日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】テスト項目や被試験半導体チップ数の多い半導体装置のウェハー段階での試験に関して、より簡便な手法で試験時間の短縮を提供する。【構成】1ロット内の各ウェハーについて、測定開始後のサンプリング測定(11)を行う際に、ウェハーの面内分布を考慮して抜き取り箇所を決定しておき、その抜き取り箇所の半導体チップチップのみを選択し、それを全項目試験した結果(12,13)により、ウェハー毎の良否判定(14)と1ロット全体の良否を判定(15)する。良と判定されたウェハーについては、それ以後の被試験半導体チップの試験を省略するので測定時間の短縮に効果がある。

請求項（抜粋）：

半導体チップ群が形成されたウェハーの製造工程で、ICテスタを用いて前記半導体チップの電気的特性を測定する半導体装置の試験方法において、ロット内の前記ウェハの全てを対象とし、これらウェハー上のあらかじめ定めた抜き取り試験適用個所に位置する所定の前記半導体チップを選択する第1の工程と、前記第1の工程により選択された被試験チップにのみ所定の試験項目を全て実施して前記ウェハー毎の歩留データを採取する第2の工程と、前記歩留データから良品数を被試験チップ総数で除して求めた良品率により前記ウェハーをあらかじめ定めた分類項目ごとに分類する第3の工程と、前記第3の工程の前記分類結果を用いてあらかじめ定めた所定の測定フローから前記ロットを選択する第4の工程とを有することを特徴とする半導体装置の試験方法。