特許

J-GLOBAL ID：200903055503298435

強誘電体ゲート電界効果トランジスタの製造方法

発明者： 古田 拓
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-045521
公開番号（公開出願番号）：特開2000-243922
出願日： 1999年02月23日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】ゲート絶縁膜として強誘電体膜とバッファ膜との積層膜を用いたMFIS型の強誘電体ゲート電界効果トランジスタ(FET)において、微細なパターンニングを可能にする。【解決手段】バッファ膜を形成し、その上にMo膜またはAl膜を積層し、その金属膜をマスクとしてバッファ膜のパターニングをおこなう。金属膜を除去した後、強誘電体薄膜を形成し、再びフォトリソグラフィにより強誘電体膜をパターニングする。

請求項（抜粋）：

第一導電型半導体基板の表面層に形成された第二導電型ソース領域、ドレイン領域と、それぞれに接触するソース電極、ドレイン電極と、第二導電型ソース領域、ドレイン領域間の半導体基板の表面にバッファ膜および強誘電体薄膜を介して設けられたゲート電極とを具える強誘電体ゲート電界効果トランジスタの製造方法において、半導体基板の表面にバッファ膜およびマスク材を形成後、フォトリソグラフィ技術によりバッファ膜のパターニングをおこない、マスク材を除去した後強誘電体膜を形成し、再びフォトリソグラフィ技術により強誘電体膜のパターニングをおこなうことを特徴とする強誘電体ゲート電界効果トランジスタの製造方法。

IPC (4件)：

H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 451 ,  H01L 29/78 371

Fターム (17件)：

5F001AA17 ,  5F001AB05 ,  5F001AD12 ,  5F001AE08 ,  5F001AE20 ,  5F001AG10 ,  5F083FR06 ,  5F083FR07 ,  5F083GA27 ,  5F083JA14 ,  5F083JA15 ,  5F083JA36 ,  5F083JA38 ,  5F083PR03 ,  5F083PR05 ,  5F083PR22 ,  5F083PR23