特許

J-GLOBAL ID：200903055541254530

半導体記憶装置及びその製造方法

発明者： 中村 宏志
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-232862
公開番号（公開出願番号）：特開平5-075059
出願日： 1991年09月12日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】 半導体記憶装置の一種であるDRAMにおいて、メモリセルの集積度を向上させることを目的とする。【構成】 ビット線37、トランジスタ、ワード線45及びキャパシタが縦に形成される。つまりビット線37以外の部分にエピタキシャル成長させたシリコンエピタキシャル層42が形成される。シリコンエピタキシャル層42の側面を利用する様にワード線45及びトランジスタのチャネルが半導体基板1に垂直にかつビット線37と交差するように形成される。また、エピタキシャル層42の上面にキャパシタが形成されている。【効果】 ビット線とトランジスタが重り合うことなく、ビット線37、トランジタ、キャパシタが縦に形成されるので、キャパシタ容量を十分得られ、加えてトランジスタ部を薄く形成でき、高集積化が容易にできる。

請求項（抜粋）：

半導体基板と、前記半導体基板の一方主面に形成されたビット線と、前記半導体基板の一方主面上であって前記ビット線の直上以外のところに形成された前記主面に対して垂直な側面を有する半導体領域と、前記半導体領域の側面に前記半導体基板の一方主面と垂直方向にチャネルを形成し、一方電極を前記ビット線に接続したトランジスタと、前記トランジスタの制御電極に接続したワード線と、前記半導体領域上に形成され一方電極を前記トランジスタの他方電極に接続したキャパシタと、を備えた半導体記憶装置。

FI (2件)：

H01L 27/10 325 N ,  H01L 27/10 325 P