特許
J-GLOBAL ID：200903055595227563
アナログ回路のレイアウト方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-053291
公開番号（公開出願番号）：特開平5-259280
出願日： 1992年03月12日
公開日（公表日）： 1993年10月08日
要約：
【要約】【目的】アナログ回路のレイアウト方法に関し、チップサイズの縮小だけでなく、未配線本数の削減をはかり設計効率を向上させる。【構成】外部配線14の配線手法に関して、ブロック上空を禁止にして、ブロックとブロックの間に外部配線のための配線領域を確保するのではなく、ブロック内の電源線11の上方向、または、接地線12の下方向に外部配線のための配線領域を確保する。ブロック内の配線は、与えられた外部配線を優先して配線し、ブロック間配線5は与えられたブロックの端点間を単層で配線する。【効果】未配線本数を削減できるので、設計効率の向上を図ることが可能となる。
請求項（抜粋）：
計算機を用いてLSIに含まれるアナログ回路のレイアウトを行う際に、(a)回路データから、機能単位であるブロック毎に前記ブロック内のレイアウトを表わすデータを作成し、(b)それぞれの前記ブロックについて形状が異なる複数のレイアウトを表わすデータを作成し、(c)前記ブロックをLSIチップのサイズが最小となるように配置できる前記ブロックの形状を選択して前記ブロックを配置し、(d)前記ブロック内を通過、或いは、迂回する前記ブロック間の配線及び前記ブロックから他のブロックへの外部配線の径路を決定し、(e)前記外部配線を通過させる外部配線領域を前記ブロック内に確保し、(f)前記外部配線の径路及び前記外部配線領域を含めて前記ブロック内のレイアウトを表わすデータを変更し、(g)前記ブロック内の配線を行なった後、前記ブロックの外部端子間の配線を行う、ことを特徴とするアナログ回路のレイアウト方法。
IPC (2件)：
H01L 21/82
, G06F 15/60 370
