特許

J-GLOBAL ID：200903055601898343

半導体集積回路のテスト回路

発明者： 木村 和生 ,  吉井 健 ,  今井 繁規 ,  増井 捷宏
出願人/特許権者： シヤープ株式会社
代理人 (1件)： 小森 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願平3-204197
公開番号（公開出願番号）：特開平5-045420
出願日： 1991年08月14日
公開日（公表日）： 1993年02月23日
要約：

【要約】【目的】新たなテストベクタを作成することなく、既存の各機能ブロックごとのテストベクタだけを利用して、LSIの全機能テストを行うことのできる半導体集積回路のテスト回路を提供する。【構成】CPUブロックの出力端子y1とCPU出力信号外部端子OUT1間に、オンオフコントロール端子を有するバッファセルb1を接続するとともに、前記CPU出力信号外部端子OUT1とそのCPU出力信号を供給すべき他の機能ブロックA,Bの入力端子a2,a3間にバッファセルb2を接続し、前記オンオフコントロール端子に前記バッファセルb1のオンオフコントロール信号を与えるテスト信号外部端子TESTを設ける。

請求項（抜粋）：

CPUブロックとその他の機能ブロックを備える複合半導体集積回路のテスト回路において、CPUブロックの出力端子と複合半導体集積回路のCPU出力信号外部端子間に、オンオフコントロール端子を有する第1のバッファを接続するとともに、前記CPU出力信号外部端子とそのCPU出力信号を供給すべき他の機能ブロックの入力端子間に第2のバッファを接続し、前記オンオフコントロール端子に前記第1のバッファのオンオフコントロール信号を与えるテスト信号外部端子を設けたことを特徴とする半導体集積回路のテスト回路。

IPC (4件)：

G01R 31/28 ,  G06F 11/22 310 ,  G06F 11/22 340 ,  G06F 15/78 510