特許

J-GLOBAL ID：200903055635428249

半導体装置及び半導体集積回路

発明者： 粟野 祐二
出願人/特許権者： 富士通株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2000-133536
公開番号（公開出願番号）：特開2001-320052
出願日： 2000年05月02日
公開日（公表日）： 2001年11月16日
要約：

【要約】【課題】 異なる複数のトランジスタが結線されてなる複雑な構成の各種素子を対象とし、優れた高速・高周波特性を保ちつつ、プレーナ型素子構造に比して占有面積を大幅に縮小して高密度集積化を図る。【解決手段】 相補型インバータ回路は、半金属化したSiGeC層11,12にソース,ドレインが形成され、これらSiGeC層11,12により半導体層であるSi層13を挟み込んで円柱型のチャネルが構成され、当該チャネルをゲート絶縁膜15を介して囲むようにゲート電極14が設けられてなる基本構成を2段積層し、一方の基本構成がpMOSトランジスタ21、他方の基本構成がnMOSトランジスタ22とされ、両者が直列接続されて構成される。

請求項（抜粋）：

格子定数が一致するか、或いは不一致であっても結晶欠陥が発生しない程度に薄い膜厚の半導体層、第1の半金属層及び第2の半金属層を有し、前記第1及び第2の半金属層により前記半導体層を挟み込む構成とされた半導体-半金属構造を備え、前記半導体層にゲート電極が付加されるとともに、前記第1及び第2の半金属層にオーム性電極の機能が付加されており、少なくとも2つ以上の前記半導体-半金属構造が積層されてなることを特徴とする半導体装置。

IPC (8件)：

H01L 29/786 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 29/78 652 ,  H01L 29/78 653

FI (7件)：

H01L 29/78 652 T ,  H01L 29/78 653 D ,  H01L 29/78 618 B ,  H01L 27/04 M ,  H01L 27/08 321 G ,  H01L 29/78 301 B ,  H01L 29/78 626 A

Fターム (49件)：

5F038DF01 ,  5F038DF17 ,  5F038EZ01 ,  5F038EZ06 ,  5F038EZ20 ,  5F040DA00 ,  5F040DB02 ,  5F040DB03 ,  5F040DC01 ,  5F040DC04 ,  5F040EB12 ,  5F040EC07 ,  5F040EE02 ,  5F040EF09 ,  5F040EH03 ,  5F040FC28 ,  5F048AA01 ,  5F048AB03 ,  5F048AB04 ,  5F048AC03 ,  5F048AC04 ,  5F048BA16 ,  5F048BB05 ,  5F048BB20 ,  5F048BC03 ,  5F048BC15 ,  5F048BD01 ,  5F048BD07 ,  5F048BE08 ,  5F048BG11 ,  5F110AA04 ,  5F110BB03 ,  5F110BB04 ,  5F110BB11 ,  5F110CC09 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG01 ,  5F110GG02 ,  5F110GG44 ,  5F110HK08 ,  5F110HK09 ,  5F110HK21 ,  5F110HK34 ,  5F110QQ14