特許

J-GLOBAL ID：200903055673574569

可変高速フーリエ変換回路

発明者： 藤江 重公 ,  奥谷 茂明 ,  中水流 敏朗 ,  森田 昇 ,  久保 慎一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-175838
公開番号（公開出願番号）：特開平6-019955
出願日： 1992年07月03日
公開日（公表日）： 1994年01月28日
要約：

【要約】【目的】 本発明は、高速フーリエ変換回路に関し、入力データ点数Nに対して、該入力データがN/2,N/4,〜と減少しても、高速フーリエ変換が行える回路を提供する。【構成】 処理する高速フーリエ変換(FFT)点数がNである高速フーリエ変換を行う回路であって、入力データ点数NをN/R(但し、Rは基数)し、該分割された入力データ点数をシリアルに並べて、R入力のデータ並べ替え部分と、ひねり係数乗算部分と、バタフライ演算部分とからなる高速フーリエ変換の基本回路に入力し、該基本回路を1段として、この段をM個(M=log<SB>R </SB>N)直列に並べて、高速フーリエ変換を行うように構成し、入力部分からK段(K<M)をバイパスすることによって、該FFT点数がN/R、N/R<SP>2 </SP>・・・Rと減少させたときも、同じ回路で高速フーリエ変換を行うように構成する。

請求項（抜粋）：

処理する高速フーリエ変換(FFT)点数Nについて、高速フーリエ変換を行う回路であって、上記入力データ点数NをN/R分割(Rは、基数)し、該分割された入力データ点数をシリアルに並べたR入力のデータを、データ並べ回路部(1) と, ひねり係数乗算部(2) と, バタフライ演算部(3) とから構成されたR入力の高速フーリエ変換の基本回路に入力し、該R入力の高速フーリエ変換の基本回路を1段として、この段をM個(M=log<SB>R </SB>N)(Rは、基数) 直列に並べて高速フーリエ変換を行うように構成し、該データ並べ回路部(1) は、上記入力データ点数Nに対して、上記1段目では、N/R離れたデータ間で、2段目では、N/R<SP>2 </SP>離れたデータ間で、3段目では、N/R<SP>3 </SP>離れたデータ間で、最終段では、お互いに1つ離れたデータ間で、たすき掛け演算を行い、該ひねり係数乗算部(2) は、R入力の内のR-1個の入力に対してひねり係数を乗算し、該バタフライ演算部(3) は、上記ひねり係数を乗算されない入力と、上記ひねり係数を乗算された入力とでたすき掛け演算を行い、上記M段からなる高速フーリエ変換回路の入力部分からK段(K<M)をバイパスすることによって、上記高速フーリエ変換(FFT)点数がN/R<SP>K </SP>の高速フーリエ変換を行うことを特徴とする可変高速フーリエ変換回路。