特許

J-GLOBAL ID：200903055695460362

プリント配線基板実装装置

発明者： 清水 崇彦
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 田中 香樹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-059821
公開番号（公開出願番号）：特開2000-261118
出願日： 1999年03月08日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】 クロストークや反射ノイズの発生を低減し得るプリント配線基板実装装置を提供する。【解決手段】 第1のプリント配線基板(メイン基板)10の主表面には、第1の半導体素子21および第2の半導体素子22が離間して配置され、各半導体素子21、22とメイン基板10とは、突起状電極31、34等を介して電気的および機械的に接続されている。第1の半導体素子21から出力された信号は、突起状電極31、プリント配線101、突起状電極32、サブ基板40Aの表面に形成された迂回用プリント配線103、および突起状電極33を経由してメイン基板10上のプリント配線102へ戻り、さらに突起状電極34を経由して第2の半導体素子22に伝送される。

請求項（抜粋）：

少なくとも第1および第2の回路素子が搭載された第1のプリント配線基板と、一方の主面に迂回パターンが形成された第2のプリント配線基板と、前記第1の回路素子を、前記第2のプリント配線基板上の迂回パターンを経由して前記第2の回路素子と接続する接続手段とを含むことを特徴とするプリント配線基板実装装置。

IPC (4件)：

H05K 1/14 ,  H01L 23/12 ,  H05K 1/02 ,  H05K 1/18

FI (4件)：

H05K 1/14 G ,  H05K 1/02 J ,  H05K 1/18 J ,  H01L 23/12 L

Fターム (15件)：

5E336AA04 ,  5E336BC34 ,  5E336CC32 ,  5E336CC43 ,  5E336GG11 ,  5E338AA02 ,  5E338BB13 ,  5E338CC01 ,  5E338CD02 ,  5E338EE13 ,  5E344AA01 ,  5E344BB02 ,  5E344CC09 ,  5E344CC24 ,  5E344EE06