特許
J-GLOBAL ID：200903055707213285
半導体装置及びデータ処理システム
発明者：
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出願人/特許権者：
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代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2000-394935
公開番号（公開出願番号）：特開2002-197878
出願日： 2000年12月26日
公開日（公表日）： 2002年07月12日
要約：
【要約】【課題】 センスラッチ回路に書込み制御情報を設定する処理時間を短縮できる多値フラッシュメモリ等の半導体装置を提供する。【解決手段】 電気的に多値情報が書込み可能にされる半導体装置であり、センスラッチ回路の左右の入出力端子にビット線を接続し、各ビット線にデータラッチ回路を接続し、外部から供給される書込みデータをデコードして書込み制御情報を生成するデコーダを設ける。書込み制御情報はセンスラッチ回路及びデータラッチ回路にラッチされ、ラッチされた制御情報は多値の夫々の値に対応する書込み電圧印加の可否を示す情報とされる。最初にセンスラッチ回路のラッチデータに基づく書込み動作が制御され、以下順番にデータラッチ回路からセンスラッチ回路の書込み制御情報が内部転送されて順次書込み制御される。書込みデータをデコードするから、ビット線上の論路合成回路で行なっていたデータラッチ処理の処理時間を削減することが可能になる。
請求項（抜粋）：
電気的に消去及び書込みが可能な一つの不揮発性メモリセルに多値の情報を記憶可能にする半導体装置であって、一対の入出力端子を有するセンスラッチ回路と、前記センスラッチ回路の夫々の入出力端子に対応して設けられたビット線と、前記ビット線に選択的に接続され電気的に消去及び書込み可能な複数個の不揮発性メモリセルと、夫々のビット線に結合されるデータラッチ回路と、前記データラッチ回路及び前記センスラッチ回路に接続される第1論理合成回路と、前記センスラッチ回路、データラッチ回路及び第1論理合成回路に接続された制御回路とを含み、前記第1論理合成回路は、書込みデータの複数ビット毎に1個の不揮発性メモリセルの閾値電圧状態をどれかにするかを規定する制御データを生成して夫々対応する前記センスラッチ回路及びデータタッチ回路に並列的に与えるものであり、前記制御回路は、前記センスラッチ回路、データタッチ回路及び第1論理合成回路の動作を制御して、前記第1論理合成回路から前記センスラッチ回路に与えられた制御データの論理値に応じて揮発性メモリセルを所定の閾値電圧状態とし、順次前記データラッチ回路から前記センスラッチ回路に与えた制御データの論理値に応じて揮発性メモリセルを所定の閾値電圧状態とするプログラム制御が可能であることを特徴とする半導体装置。
IPC (2件)：
FI (4件)：
G11C 17/00 641
, G11C 17/00 611 Z
, G11C 17/00 634 G
, G11C 17/00 634 C
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD04
, 5B025AD06
, 5B025AE05
, 5B025AE08
