データ受信装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-400950
公開番号（公開出願番号）：特開2002-204274
出願日： 2000年12月28日
公開日（公表日）： 2002年07月19日
要約：

【要約】【課題】ビタビ復号出力をリードソロモン復号部に伝達する、シリアルパラレル変換回路部の規模が削減されたデータ受信装置を提供する。【解決手段】たとえば、BSディジタル放送では、変調方式によって、ビタビ復号出力が1ビット幅で出力される場合と、2ビット幅で出力される場合とがある。ビタビ復号出力がシリアルデータD0として1ビット幅で与えられる場合にはデータ変換部242はシフトレジスタ256,258に交互にデータを伝達する。そしてシフトレジスタ256,258は交互にデータをシフトする。ビタビ復号出力がD0,D1の2ビット幅である場合にはシフトレジスタ256,258はシリアルクロックに同期してそれぞれデータD1,D0のシフトを行なう。

請求項（抜粋）：

畳込み符号を復号し、受信信号の変調方式に応じて、第1の動作モードにおいて2ビット幅のシリアル復号信号を出力し、第2の動作モードにおいて1ビット幅のシリアル復号信号を出力する、第1の復号手段と、前記第1の復号手段の出力に応じたデータを受け、ブロック符号の復号を行なう第2の復号手段と、前記第1の復号手段から前記第2の復号手段にデータが伝達される経路上に設けられ、前記第1の復号手段の出力に応じたシリアルデータを受けて、前記第1の復号手段の出力よりもビット幅の広いパラレルデータを出力するシリアル-パラレル変換回路とを備え、前記シリアルデータは、前記第1の動作モードにおいては2ビット幅であり、前記第2の動作モードにおいては1ビット幅であり、前記シリアル-パラレル変換回路は、前記第1の動作モードにおいては、前記シリアルデータをそのまま2ビット幅の信号として出力し、前記第2の動作モードにおいては、前記シリアルデータを交互に振り分けて2ビット幅の信号を出力するデータ変換部と、前記データ変換部の出力の第1、第2ビットをそれぞれ受けてシフトし、所定のデータが蓄積されると前記パラレルデータを一括して出力する第1、第2のシフトレジスタとを含む、データ受信装置。

IPC (7件)：

H04L 27/22 , H03M 9/00 , H03M 13/23 , H03M 13/29 , H03M 13/41 , H04N 7/00 , H04N 7/24

FI (7件)：

H03M 9/00 A , H03M 13/23 , H03M 13/29 , H03M 13/41 , H04L 27/22 A , H04N 7/00 Z , H04N 7/13 A

Fターム (23件)：

5C059MA00 , 5C059RF04 , 5C059SS02 , 5C059UA05 , 5C059UA09 , 5C059UA24 , 5C063AB03 , 5C063CA12 , 5C063CA31 , 5C063CA40 , 5J065AB03 , 5J065AC02 , 5J065AD10 , 5J065AD11 , 5J065AF03 , 5J065AG05 , 5J065AH08 , 5J065AH23 , 5K004AA05 , 5K004FA03 , 5K004FA05 , 5K004FA06 , 5K004FD05

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