特許
J-GLOBAL ID：200903055844082961
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-061626
公開番号（公開出願番号）：特開平5-267569
出願日： 1992年03月18日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】DRAMに関し、メモリセルアレイ部と周辺回路部での製造上のバラツキによる、境界部に当たるメモリセルの容量の減少を補償する。【構成】メモリセルアレイ部と周辺回路部との境界にあたるメモリセルの容量部107Lを、メモリセル間のバランスをとるために隣接ビット線上に形成されたダミーキャパシタ107D側へ張り出した形状にする。このとき境界部のメモリセルの容量部は、ビット線方向に寸法を拡大することを少なくして容量を確保することができ、面積の増大を防げる。
請求項（抜粋）：
第1導電型半導体基板の表面部に選択的に形成された1対の第2導電型不純物拡散層および前記1対の第2導電型不純物拡散層で挟まれた領域をゲート絶縁膜を介して選択的に被覆するゲート電極を有するスイッチング用トランジスタと、前記1対の第2導電型不純物拡散層の一方に接続され、前記ゲート電極の少なくとも一部を層間絶縁膜を介して被覆する第1のキャパシタ電極および前記第1のキャパシタ電極および前記第1のキャパシタ電極をキャパシタ絶縁膜を介して被覆する第2のキャパシタ電極からなる電荷蓄積用キャパシタとからなるメモリセルとを有し、前記メモリセルを行方向に千鳥状に配置し複数のメモリセルのゲート電極を前記行方向にジグザグに連結したワード線および前記ワード線と交わる列方向に配置され前記スイッチン用トランジスタの1対の第2導電型不純物拡散層の他方に接続されたビット線からなるメモリセルアレイと、前記メモリセルアレイに隣接して前記ビット線の走行方向に配置される周辺回路とを有する半導体記憶装置において、前記メモリセルアレイの前記周辺回路側の端部には、隣接するビット線側に拡張された電荷蓄積キャパシタおよびダミーキャパシタが1列おきに配置されていることを特徴とする半導体記憶装置。
IPC (2件)：
引用特許：
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