特許
J-GLOBAL ID：200903055883597391
MOSFETおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-008653
公開番号（公開出願番号）：特開平10-209445
出願日： 1997年01月21日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】 短チャネル効果を抑制するのに充分な拡散層の接合深さを、寄生容量増加によるスイッチング速度の低下、製造工程の複雑化などの問題を引き起こさず実現する。【解決手段】 ゲート側壁4にシリコンよりバンドギャップの大きな半導体を用いているので、ゲート側壁4にドープされた不純物のエネルギーと基板1の伝導帯のエネルギー差のため、ゲート側壁4からその下の基板1上にキャリヤが移動するが、キャリヤにはゲート側壁4の方向に押し付けられるような力が働くため、キャリヤは基板1上でシート状に薄く蓄積され、厚さ5nm以下の極めて薄いソース領域5・ドレイン領域6端を形成することができ短チャネル効果を抑制することができる。
請求項（抜粋）：
シリコン基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁部に設けられたゲート側壁と、前記シリコン基板上に設けられたソース領域とドレイン領域とを有するMOSFETにおいて、前記ゲート側壁が、シリコンよりバンドギャップが大きく非導電性の半導体層により形成されるとともに不純物が導入されていることを特徴とするMOSFET。
IPC (2件)：
FI (2件)：
H01L 29/78 301 G
, H01L 29/78 301 P
