特許

J-GLOBAL ID：200903055911828345

デジタル信号処理回路、フレーム間演算回路

発明者： 小川 佳彦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平5-044213
公開番号（公開出願番号）：特開平6-261337
出願日： 1993年03月05日
公開日（公表日）： 1994年09月16日
要約：

【要約】【目的】テレビジョン信号の遅延に用いるメモリの記憶容量を削減する。【構成】デジタルテレビジョン信号は入力端31を介してビット削減回路32へ供給される。この信号はビット削減回路32により最下位ビットが削減された後、フレームメモリ33で1フレーム期間遅延される。この遅延された信号と入力端31からの信号は加算器34により加算され係数器35へ出力される。係数器35は加算器34の出力を1/2倍して出力端36へ出力する。

請求項（抜粋）：

量子化ビット数M(M>1)のデジタル信号が入力される入力端と、前記デジタル信号の下位側に属する少なくとも1ビットを除いて所定の期間記憶する記憶手段と、前記デジタル信号と前記記憶手段の出力とを加算(または減算)する演算手段とを備えたことを特徴とするデジタル信号処理回路。