特許

J-GLOBAL ID：200903055914251871

アドレス可変レジスタ

発明者： 町田 寿也
出願人/特許権者： 株式会社富士通ゼネラル
公報種別：公開公報
出願番号（国際出願番号）：特願平7-212034
公開番号（公開出願番号）：特開平9-062505
出願日： 1995年08月21日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】 各種システムに共通のハードウエアとして利用でき、且つ、新たにI/Oを追加する場合でも、新しいアドレスを設定して構築することのできるアドレス可変レジスタを提供することを目的としている。【解決手段】 CPU1よりのアドレスデータからアドレス設定レジスタ部3のアドレスをデコードするアドレスデコード部2と、シーケンシャルに選択される複数のレジスタ選択端子32を有し、CPUよりのレジスタアドレスデータを一時記憶して出力する前記アドレス設定レジスタ部3と、前記レジスタ選択端子32により選択され、初期設定時にアドレス設定レジスタ部よりのレジスタアドレスデータを記憶し、通常動作時はCPUからのアドレスデータと比較して比較信号を出力する複数のレジスタアドレスデータラッチ部4と、該比較信号により選択され、CPUよりアクセスされる前記複数のレジスタ5とで構成した。

請求項（抜粋）：

CPUよりのアドレスデータから、アドレス設定レジスタ部のアドレスをデコードするアドレスデコード部と、該アドレスデコード部よりのデコード信号により順次切り換えられ、複数のアドレスデータラッチ部を選択する複数のレジスタ選択端子を有し、CPUよりのレジスタアドレスデータを一時記憶して出力する前記アドレス設定レジスタ部と、該アドレス設定レジスタ部の複数のレジスタ選択端子により選択され、初期設定時にアドレス設定レジスタ部よりのレジスタアドレスデータを記憶し、通常動作時は該記憶したアドレスデータとCPUからのアドレスデータとを比較して比較信号を出力する複数の前記アドレスデータラッチ部と、該アドレスデータラッチ部よりの比較信号により選択され、CPUよりアクセスされる複数のレジスタとでなることを特徴とするアドレス可変レジスタ。

IPC (2件)：

G06F 9/34 330 ,  G06F 13/14 320

FI (2件)：

G06F 9/34 330 ,  G06F 13/14 320 A