特許
J-GLOBAL ID：200903055958826561
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-081536
公開番号（公開出願番号）：特開平9-275146
出願日： 1996年04月03日
公開日（公表日）： 1997年10月21日
要約：
【要約】【課題】FET増幅回路の結合キャパシタ、ゲート保護ダイオード部分のパターン占有面積の低減、製造工程数の低減、製造コストの削減を実現する。【解決手段】半導体基板10と、半導体基板上に形成された増幅用FET11と、半導体基板の表層部の一部に形成された半導体基板とは反対導電型の導電領域21と、導電領域上に形成された誘電膜22と、誘電膜上に形成されたキャパシタ電極23と、導電領域と増幅用FETのゲート電極とを電気的に接続する配線パターン24と、半導体基板と導電領域との接合を用いた増幅用FET用のゲート保護ダイオード27とを具備する。
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成された増幅用FETと、前記半導体基板の表層部の一部に形成された半導体基板とは反対導電型の導電領域と、前記導電領域上に形成された誘電膜と、前記誘電膜上に形成されたキャパシタ電極と、前記導電領域と前記増幅用FETのゲート電極とを電気的に接続する配線パターンと、前記半導体基板と導電領域との接合を用いた前記増幅用FET用のゲート保護ダイオードとを具備することを特徴とする半導体装置。
IPC (2件)：
H01L 21/8234
, H01L 27/088
