特許

J-GLOBAL ID：200903056003201474

デジタル位相同期ループ回路

発明者： 小川 行雄
出願人/特許権者： 東洋通信機株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平10-112782
公開番号（公開出願番号）：特開平11-298319
出願日： 1998年04月07日
公開日（公表日）： 1999年10月29日
要約：

【要約】【課題】 本発明は、初期条件として入力信号と出力信号との位相差が大きい場合においても出力信号を入力信号に同期させる時間を短縮できるDPLL回路を提供することを目的とする。【解決手段】 位相比較器とアップダウンカウンタと可変分周器とをループ状に接続すると共に原発振器出力信号を前記可変分周器に供給し、前記位相比較器入力信号と前記可変分周器出力信号との位相差情報を用いて前記可変分周器出力信号を前記位相比較器入力信号に同期させるデジタル位相同期ループ回路において、前記位相比較器入力信号と前記可変分周器出力信号との時間差を検出する時間差検出回路の出力情報に基づいて前記アップダウンカウンタのカウント数を前記時間差分補正して前記同期確立の時間を短縮するように構成したデジタル位相同期ループ回路である。

請求項（抜粋）：

位相比較器とアップダウンカウンタと可変分周器とをループ状に接続すると共に原発振器出力信号を前記可変分周器に供給し、前記位相比較器入力信号と前記可変分周器出力信号との位相差情報を用いて前記可変分周器出力信号を前記位相比較器入力信号に同期させるデジタル位相同期ループ回路において、前記位相比較器入力信号と前記可変分周器出力信号との時間差を検出する時間差検出回路の出力情報に基づいて前記アップダウンカウンタのカウント数を前記時間差分補正して前記同期確立の時間を短縮するように構成したデジタル位相同期ループ回路。