特許
J-GLOBAL ID：200903056014524127
記憶データ読出制御装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小谷 悦司 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-280112
公開番号（公開出願番号）：特開平6-131248
出願日： 1992年10月19日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】 メモリからデータを一定周期で連続して読み出し可能にする。【構成】 行、列アドレスを一定周期で順次指定するメモリコントローラ1と、各行の1列目のアドレスの読出データについては行、列の両アドレスを指定し、2列目については列アドレスの指定のみで順次列アドレスのデータが高速で読み出し可能なDRAM3,4とを備えた。2n行目のアドレスのデータをレジスタ群9によりシステムクロックCLKの2周期分だけ遅延してマルチプレクサ10へ導き、2n行目の最後のデータD511の出力後に2n+1行目の最初のデータD512,D513,...をレジスタ群9を通過させることなくマルチプレクサ10へ導く。
請求項（抜粋）：
N(≧2)行、M(≧2)列のアドレスを有し、同一行内のデータについては高速で読み出し可能なメモリと、このメモリの行アドレス及び列アドレスを指定する読出アドレス指定手段と、上記メモリのj行目からの読出データを出力側に導く第1の経路と、上記メモリのk(≠j)行目からの読出データを出力側に導く第2の経路と、上記第1の経路に介在され、上記第1の経路を通過する読出データを予め設定された所定時間だけ遅延させる遅延手段と、上記第1の経路と上記第2の経路の一方を出力側に接続する切換手段と、上記j行目から読み出すべき最後の読出データが上記第1の経路を通過した後に上記第1の経路から上記第2の経路に切り換えるべく上記切換手段を制御する切換制御手段とを備えたことを特徴とする記憶データ読出制御装置。
IPC (3件)：
G06F 12/00 580
, G06F 15/64 450
, H04N 5/907
