特許

J-GLOBAL ID：200903056048478418

半導体記憶装置およびその製造方法

発明者： 青江 多恵子 ,  上田 健次
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-095596
公開番号（公開出願番号）：特開平8-293564
出願日： 1995年04月20日
公開日（公表日）： 1996年11月05日
要約：

【要約】【目的】 フローティングゲート型EEPROMの微細化を図るとともに、製造工程を削減する。【構成】 P型シリコン基板11上にシリコン酸化膜を形成し、このシリコン酸化膜上の所定の部分にシリコン窒化膜を形成し、このシリコン窒化膜を耐酸化マスクとして酸化処理を行い素子分離用のシリコン酸化膜14を形成する。はじめに形成したシリコン酸化膜とシリコン窒化膜を除去した後、ソース領域15とドレイン領域16を形成する。その後、熱酸化することによりゲート酸化膜となるシリコン酸化膜17を形成する。このとき同時に、シリコン酸化膜14とP型シリコン基板11の露出部との境界部に、トンネル酸化膜となる薄いシリコン酸化膜18が形成される。シリコン酸化膜17およびシリコン酸化膜18上に、フローティングゲート電極のポリシリコン膜19、ポリ酸化膜20およびコントロールゲートゲート電極のポリシリコン膜21を順次形成する。

請求項（抜粋）：

一導電型の半導体基板上に素子形成領域の周囲に形成した素子分離用酸化膜と、前記半導体基板の素子形成領域内の前記素子分離用酸化膜の近傍に形成した他導電型のソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域上および前記ドレイン領域上に形成したゲート酸化膜と、前記素子分離用酸化膜と前記ゲート酸化膜との境界付近の前記ドレイン領域上に前記ゲート酸化膜より膜厚が薄く前記ゲート酸化膜と同時に自己整合的に形成したトンネル酸化膜と、前記ゲート酸化膜および前記トンネル酸化膜上に形成したフローティングゲート電極と、前記フローティングゲート電極上に絶縁膜を介して形成したコントロールゲート電極とを備えた半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434