特許

J-GLOBAL ID：200903056068945900

半導体装置及びその製造方法

発明者： 伊藤 竹志 ,  青山 正明
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平6-307874
公開番号（公開出願番号）：特開平8-167589
出願日： 1994年12月12日
公開日（公表日）： 1996年06月25日
要約：

【要約】【目的】 半導体装置の製造工程で発生するプラズマダメージを抑制する半導体装置及びその製造方法に関し、特に、ビアホールエッチングの際の制御が容易であり、ビアホール径を犠牲にすることなくプラズマダメージを抑制できる半導体装置及びその製造方法を提供する。【構成】 下地基板10上に形成された第1の配線層12と、第1の配線層12上に形成された層間膜14と、層間膜14上に形成された第2の配線層16と、層間膜14に形成され、第1の配線層12と第2の配線層16とを接続するビアホール18と、ビアホール18の内壁上部に形成された内壁金属層24とを有する。

請求項（抜粋）：

下地基板上に形成された第1の配線層と、前記第1の配線層上に形成された層間膜と、前記層間膜上に形成された第2の配線層と、前記層間膜に形成され、前記第1の配線層と前記第2の配線層とを接続するビアホールと、前記ビアホールの内壁上部に形成された内壁金属層とを有することを特徴とする半導体装置。

IPC (3件)：

H01L 21/3065 ,  H01L 21/28 ,  H01L 21/3213

FI (2件)：

H01L 21/302 J ,  H01L 21/88 C