特許
J-GLOBAL ID：200903056073063281
リセツト情報記憶回路
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-316713
公開番号（公開出願番号）：特開平5-150866
出願日： 1991年11月29日
公開日（公表日）： 1993年06月18日
要約：
【要約】【目的】 CPUの状態に影響を受けずにリセット情報をバッファに記憶して読み出すことにより、システムのダウン等の原因究明を可能にして、システムの信頼性を向上することにある。【構成】 CPU1と、このCPU1をリセットする要因を示すリセット情報を記憶するバッファ7と、このバッファ7に前記CPUに出力されるリセット要因信号が入力されると当該リセット要因信号をトリガとしてリセット情報をバッファに記憶させる記憶手段7,9と、この記憶手段7,9によりバッファに記憶されたリセット情報を読み出す手段1とを備えたことを特徴としている。
請求項（抜粋）：
CPUと、このCPUをリセットする要因を示すリセット情報を記憶するバッファと、このバッファに前記CPUに出力されるリセット要因信号が入力されると当該リセット要因信号をトリガとしてリセット情報をバッファに記憶させる記憶手段と、この記憶手段によりバッファに記憶されたリセット情報を読み出す手段と、を備えたことを特徴とするリセット情報記憶回路。
IPC (3件)：
G06F 1/24
, G06F 11/14 310
, G06F 11/34
