特許
J-GLOBAL ID：200903056094712344
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2000-134103
公開番号（公開出願番号）：特開2000-332135
出願日： 1991年03月05日
公開日（公表日）： 2000年11月30日
要約：
【要約】【目的】マスクROMを備えた半導体集積回路装置の情報の書込み工程から製造プロセスの終了までに要する時間を短縮する。配線層の有効利用を図り、高集積化若しくは高速動作化する。【構成】メモリセルを複数個配列してメモリセルアレイを構成し、その周囲に前記メモリセルの動作を制御しかつMISFETを主体に配置した周辺回路を構成するマスクROMを備えた半導体集積回路装置において、前記マスクROMの周辺回路に、そのMISFETのゲート電極よりも上層の配線層に、前記ゲート電極よりも小さな抵抗値で形成される複数層の配線層を構成するとともに、前記メモリセルアレイに、前記複数層の配線層の上層と同一配線層に形成されるデータ線を構成し、かつ前記複数層の配線層の下層の配線層と同一配線層にワード線若しくはソース線を構成し、前記メモリセルとデータ線との間の接続の有無で情報の書込みが行われる。
請求項（抜粋）：
データ線、ワード線及びソース線に接続されるメモリセルを複数個配列してメモリセルアレイを構成し、このメモリセルアレイの周囲に前記メモリセルの動作を制御しかつMISFETを主体に配置した周辺回路を構成するマスクROMを備えた半導体集積回路装置において、前記マスクROMの周辺回路に、そのMISFETのゲート電極よりも上層の配線層に、前記ゲート電極よりも小さな抵抗値で形成される複数層の配線層を構成するとともに、前記メモリセルアレイに、前記複数層の配線層の上層と同一配線層に形成されるデータ線を構成し、かつ前記複数層の配線層の下層の配線層と同一配線層にワード線若しくはソース線を構成し、前記メモリセルとデータ線との間の接続の有無で情報の書込みが行われることを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 21/8246
, H01L 27/112
, H01L 27/10 481
H01L 27/10 433
, H01L 27/10 481
