特許
J-GLOBAL ID：200903056105014075
シンクロナスDRAMの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-313921
公開番号（公開出願番号）：特開平7-169263
出願日： 1993年12月15日
公開日（公表日）： 1995年07月04日
要約：
【要約】【目的】SDRAMに関し、逐次ライト動作を行う低速動作品と、2サイクル・プリフェッチ動作を行う高速動作品とを、簡単な方法で作り分けるようにし、生産管理等の利便性の向上を図る。【構成】逐次ライト動作を行う低速動作品を製造する場合には、ボンディング工程において、ボンディング・パッド13とVCC電源端子とをワイヤを介して接続し、動作モード信号N1HとしてHレベルを得るようにし、2サイクル・プリフェッチ動作を行う高速動作品を製造する場合には、ボンディング・パッド13とVCC電源端子とを接続せず、動作モード信号N1HとしてLレベルを得るようにする。
請求項（抜粋）：
ボンディング工程において、所定のパッドと、高電圧側の電源電圧が供給される外部端子とを、接続するか否かにより、動作は低速であるが、逐次ライト動作を行い、ロウアドレスを同一とし、コラムアドレスが連続する2個のアドレスに対する連続した書込みを行うことができるように構成された第1のシンクロナスDRAMと、ロウアドレスを同一とし、コラムアドレスが連続する2個のアドレスに対する連続した書込みを行うことはできないが、2サイクル・プリフェッチ動作を行い、高速動作を行うことができるように構成された第2のシンクロナスDRAMとを、作り分けることを特徴とするシンクロナスDRAMの製造方法。
引用特許：
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