特許

J-GLOBAL ID：200903056108266628

薄膜トランジスタパネル

発明者： 田中 良孝 ,  下牧 伸一
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 花輪 義男
公報種別：公開公報
出願番号（国際出願番号）：特願2001-235819
公開番号（公開出願番号）：特開2003-043523
出願日： 2001年08月03日
公開日（公表日）： 2003年02月13日
要約：

【要約】【課題】 薄膜トランジスタからなるスイッチング素子の静電破壊を並列に接続された2つの薄膜トランジスタからなる静電保護素子で防止するようにした薄膜トランジスタパネルにおいて、静電保護素子のリーク電流を低減し、低消費電力化を図る。【解決手段】 静電保護素子を構成する各薄膜トランジスタ40のソース電極Sとチャネル形成用半導体薄膜36とのチャネル保護膜37を介しての重合領域のチャネル長方向の長さPは、ドレイン電極Dとチャネル形成用半導体薄膜36とのチャネル保護膜37を介しての重合領域のチャネル長方向の長さRよりも長くなっている。

請求項（抜粋）：

マトリクス状に配置された複数の画素電極にそれぞれ接続された薄膜トランジスタからなるスイッチング素子の静電破壊を薄膜トランジスタからなる静電保護素子で防止するようにした薄膜トランジスタパネルにおいて、前記静電保護素子を構成する薄膜トランジスタのソース電極とチャネル形成用半導体薄膜との重合領域がドレイン電極と前記チャネル形成用半導体薄膜との重合領域よりも大きくなっていることを特徴とする薄膜トランジスタパネル。

IPC (2件)：

G02F 1/1368 ,  H01L 29/786

FI (2件)：

G02F 1/1368 ,  H01L 29/78 623 A

Fターム (27件)：

2H092JB42 ,  2H092JB69 ,  2H092JB79 ,  2H092NA26 ,  5F110AA06 ,  5F110AA09 ,  5F110AA22 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG22 ,  5F110GG28 ,  5F110GG29 ,  5F110GG35 ,  5F110GG60 ,  5F110HK09 ,  5F110HK16 ,  5F110HL07 ,  5F110HM02 ,  5F110HM12 ,  5F110NN02 ,  5F110NN12 ,  5F110NN24 ,  5F110NN73