特許
J-GLOBAL ID：200903056117612440
多重フレーム化信号の位相整合回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小林 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-260673
公開番号（公開出願番号）：特開平6-085777
出願日： 1992年09月03日
公開日（公表日）： 1994年03月25日
要約：
【要約】 (修正有)【目的】複数のフレーム化信号の間に数多重フレーム分の位相ずれがあっても、各先頭位相を同じ読出しフレームに整合して読み出す。【構成】多重フレーム単位に先頭からシーケンシャルに書き込む、並列配置ダブルバッファ形のメモリスイッチ1011 〜101n と、これらのダブルバッファ切替用タイミングを各メモリスイッチで1多重フレーム分ずつ遅延して発生する切替タイミング発生回路102と、多重フレーム化信号入力中の各フレーム化信号のフレームビットを検出するフレームパターン識別回路103と、検出された各フレーム化信号のフレームビットの位置データに基づいてシステム内基準位相によって各フレーム化信号のフレームビットとデータ列の読出しアドレスを発生してメモリスイッチに供給するアドレス発生回路104と、先頭位相が整合されるようにメモリスイッチから読み出されるデータ列を選択する選択制御回路105を備える。
請求項（抜粋）：
複数のフレーム化信号で構成される多重フレーム化信号が入力され、それらのフレーム化信号の先頭位相を整合して多重化されたままの状態で出力する多重フレーム化信号の位相整合回路であって、多重フレーム化信号入力を多重フレーム単位にその先頭からシーケンシャルにそれぞれ書き込む、多重フレーム化信号入力に対して並列配置された複数のダブルバッファ形のメモリスイッチ(1011 〜101n )と、該複数のメモリスイッチのダブルバッファを切り替えるタイミングをそれぞれのメモリスイッチで1多重フレーム分ずつ遅延するようにして発生する切替えタイミング発生回路(102)と、多重フレーム化信号入力中の各フレーム化信号のフレームビットを検出するフレームパターン識別回路(103)と、該フレームパターン識別回路で検出された各フレーム化信号のフレームビットの位置データに基づいてシステム内基準位相によって各フレーム化信号のフレームビットおよびそれに続くデータ列の読出しアドレスを発生を発生してメモリスイッチに供給するアドレス発生回路(104)と、フレーム化信号の先頭位相が整合されるように該並列配置のメモリスイッチから読み出されるデータ列を選択して出力する選択制御を行う選択制御回路(105)とを備えた多重フレーム化信号の位相整合回路。
IPC (2件)：
引用特許：
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