特許
J-GLOBAL ID：200903056127407917
半導体集積回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-018119
公開番号（公開出願番号）：特開平7-225262
出願日： 1994年02月15日
公開日（公表日）： 1995年08月22日
要約：
【要約】【目的】高電位を入力することなくテストモードに設定でき、テスト時に全ての信号を自由に使用でき、且つテストがピン数によって制限されることがないテストモード設定回路を備えた半導体集積回路装置を提供することを目的とする。【構成】テストモード設定回路36は、テストモード設定信号MDSとピン10から入力された信号との論理積を取る論理積手段37,38と、この論理積手段の出力でセットされ、テストモード設定解除信号MDCでリセットされるラッチ手段39とを有している。テストモード設定信号に応答してラッチ手段にテスト内容をラッチした後、ラッチデータと半導体集積回路装置の状態設定に応じて希望するテストを実行することを特徴とする。高電位検知回路を用いないので高電位の入力なしにテストモードに設定でき、且つピン数の増加もない。しかも、全ての信号を自由に使用でき、テストがピン数により制限されることもない。
請求項（抜粋）：
テストモード設定信号とピンから入力された信号との論理積を取る論理積手段と、この論理積手段の出力でセットされ、テストモード設定解除信号でリセットされ、テストモードに切り換えるためのテスト信号を出力するラッチ手段とを有するテストモード設定回路を具備し、上記ラッチ手段にラッチされたデータと状態設定とに応じてテストが行われることを特徴とする半導体集積回路装置。
IPC (5件)：
G01R 31/3185
, G01R 31/28
, G11C 16/06
, G11C 29/00 303
, H01L 21/66
G01R 31/28 W
, G11C 17/00 309 F
