特許
J-GLOBAL ID：200903056168400862
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
高月 亨
公報種別：公開公報
出願番号（国際出願番号）：特願平3-119395
公開番号（公開出願番号）：特開平6-029379
出願日： 1991年04月23日
公開日（公表日）： 1994年02月04日
要約：
【要約】【目的】 バイアスECR-CVD技術による水平戻し法に要する時間を短縮することによって、表面の平坦化を迅速に行える半導体装置の製造方法の提供。 【構成】 半導体基板1上に形成された溝2以外の領域に形成された絶縁膜5aの除去にバイアスECR-CVDによる水平戻しに全面エッチバックまたはホトレジスト膜のリフトオフを組み合わせて、余分の絶縁膜5aを迅速に除去し、しかもエッチング除去層3及びダミー層4をエッチングストッパーとして利用して埋め込み部5が基板1表面より突出する形にしてコーナー部露出に伴う耐圧の劣化も防止できる半導体装置を迅速に製造できる。
請求項（抜粋）：
基板上にエッチングストップ層とダミー層を順次形成する工程と、前記基板に溝を形成する工程と、前記溝をエッチングと堆積を同時進行的に行う堆積手段により前記ダミー層まで埋め込みを行う工程と、前記溝以外の領域に堆積された半導体層を全面エッチバックする工程と、更に上記全面エッチバック工程後に前記溝以外の領域に残った半導体層をエッチングと堆積を同時進行的に行うエッチング手段により水平戻しする工程と、または、上記水平戻し工程後に全面エッチバックする工程と、少なくとも前記溝の埋め込み部上にホトレジスト膜を形成する工程と、前記ホトレジスト膜をマスクとして前記半導体層とエッチングストップ層とを除去する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
引用特許：
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