特許

J-GLOBAL ID：200903056205024248

遅延回路及びデジタル位相ロック回路

発明者： 岡部 優美 ,  尾形 芳照
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-330556
公開番号（公開出願番号）：特開平9-172356
出願日： 1995年12月19日
公開日（公表日）： 1997年06月30日
要約：

【要約】【課題】 遅延回路及びデジタル位相ロック回路に関し、任意の遅延時間を実現でき、データ信号のデューティ比劣化が少ない遅延回路、及び、それを用いた位相誤差が少ないデジタル位相ロック回路を提供する。【解決手段】 遅延回路は、第一のバッファ・ゲートと、第二のバッファ・ゲートと、第一のバッファ・ゲートの出力端子と第二のバッファ・ゲートの入力端子とを接続する信号線と所定の電位に設定された点との間に接続される、スイッチとコンデンサとの複数の直列接続体とを有する構成を備える。又、デジタル位相ロック回路は、リング発振器に適用する遅延回路に上記遅延回路を適用する。

請求項（抜粋）：

第一のバッファ・ゲートと、第二のバッファ・ゲートと、第一のバッファ・ゲートの出力端子と第二のバッファ・ゲートの入力端子とを接続する信号線と所定の電位に設定された点との間に接続される、スイッチとコンデンサとの少なくとも一つの直列接続体とを有する構成を備えることを特徴とする遅延回路。

IPC (5件)：

H03K 5/14 ,  H03K 3/03 ,  H03K 3/354 ,  H03K 5/26 ,  H03L 7/081

FI (5件)：

H03K 5/14 ,  H03K 3/03 ,  H03K 3/354 B ,  H03K 5/26 C ,  H03L 7/08 J