特許

J-GLOBAL ID：200903056232635445

多層回路の製造法

発明者： ロバート・シー・デイグル ,  ダブリユ・デイビツド・スミス ,  ジヨン・エイ・オレニツク ,  デイビツド・ジエイ・アーサー ,  グオ・エス・スウエイ
出願人/特許権者： ロジヤーズ・コーポレイシヨン
代理人 (1件)： 川口 義雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-231783
公開番号（公開出願番号）：特開平7-170069
出願日： 1994年09月27日
公開日（公表日）： 1995年07月04日
要約：

【要約】【構成】 プラットホーム上にフォトレジストを現像してなる第1部位を形成させ、該第1部位を導電性材料で満たし、第1姿を形成させ、該第1姿上に第2姿を第1姿と同様にして形成させ、前記フォトレジストを全て除き、そこにフルオロポリマー複合材料をラミネートして第1アセンブリを形成させ、同様にして製造した第2アセンブリとスタックさせて熱および圧力下にフルオロポリマー複合材料を溶融させかつ、前記導電性材料を拡散させることからなる多層回路の製造方法。【効果】 本発明によれば絶縁層および導電性層の間のバリヤー層の必要のない多層回路の製造方法が提供される。

請求項（抜粋）：

多層回路の製造方法であって、第1および第2アセンブリの各々が以下の、(1)互いに平行な2つの表面を有する平坦なプラットホームを選択し、(2)前記プラットホームの第1表面上に導電回路の第1部分のための第1部位を形成し、(3)前記第1部位をめっきして、前記導電回路の第1部分を前記第1部位に形成し、(4)前記導電回路の第1部分の選択した場所上に前記導電回路の第2部分のための第2部位を形成し、(5)前記第2部位をめっきして、前記導電回路の第2部分を前記第2部位に形成し、(6)前記導電回路上に充填フルオロポリマー複合材料の層をラミネートして、ラミネートされた導電回路を形成し、(7)前記ラミネートされた導電回路を平坦化して、前記導電回路の選択された場所を露出させて平坦化表面を形成する、ステップにより形成された少なくとも2個のアセンブリを形成し、前記導電回路は拡散し得る導電性材料をその少なくとも1つの選択された場所上に含んでおり、前記少なくとも2個のアセンブリを一方が他方の上部に、前記第1アセンブリの拡散し得る導電性材料の前記少なくとも1つの選択された場所が前記第2アセンブリの拡散し得る導電性材料の前記少くとも1つの選択された場所と並ぶようにスタックし、前記第1および第2アセンブリの間にソリッドな導電性インターコネクトを有する凝集多層基板を形成するように、前記充填フルオロポリマー複合材料が溶融し、かつ前記拡散し得る導電性金属が拡散するのに有効な熱および圧力下に前記スタックしたアセンブリをラミネートし、前記ソリッドな導電性インターコネクトが前記拡散し得る導電性材料によって形成されていることを特徴とする多層回路製造方法。