特許

J-GLOBAL ID：200903056236353606

MOSトランジスタ回路

発明者： 三國 武
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-153309
公開番号（公開出願番号）：特開2000-341104
出願日： 1999年06月01日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 電源電圧の立ち上がり等の、電源電圧の低電圧時における出力レベルの不安定な状況を解消し、負荷の安定動作が可能な出力回路を備えるMOSトランジスタ回路を提供する。【解決手段】 高電位源VDDと低電位源GNDとの間に接続された論理回路と、前記2つの電位源との間に接続され前記論理回路の出力を入力とするCMOS出力回路14とを備えたMOSトランジスタ回路において、前記CMOS出力回路14はPチャネルMOSトランジスタEPMOSはエンハンスメント型で、NチャネルMOSトランジスタDNMOSはデプレッション型で構成されていることを特徴とする。高電位源VDDの電圧がEPMOSとDNMOSのしきい値の合計電圧よりも低い電圧の場合でも、DNMOSは常時オン状態となり、出力回路14の出力を低電位源GNDの電位レベルに固定する。また、高電位源の電圧が前記電圧よりも高くなり、出力回路14が安定に動作する状態になったときには、EPMOSをオンし、高電位源の電圧を出力する。

請求項（抜粋）：

高電位源と低電位源との間に接続された論理回路と、前記2つの電位源との間に接続され前記論理回路の出力を入力とするCMOS出力回路とを備えたMOSトランジスタ回路において、前記CMOS出力回路はPチャネルMOSトランジスタはエンハンスメント型で、NチャネルMOSトランジスタはデプレッション型で構成されていることを特徴とするMOSトランジスタ回路。

IPC (4件)：

H03K 17/22 ,  F02D 11/10 ,  H03K 19/0175 ,  H03K 19/003

FI (4件)：

H03K 17/22 B ,  F02D 11/10 U ,  H03K 19/003 B ,  H03K 19/00 101 F

Fターム (60件)：

3G065CA22 ,  3G065GA46 ,  3G065JA04 ,  3G065JA09 ,  3G065JA11 ,  5J032AA02 ,  5J032AA06 ,  5J032AC13 ,  5J032AC14 ,  5J055AX11 ,  5J055AX14 ,  5J055AX21 ,  5J055AX47 ,  5J055AX57 ,  5J055AX66 ,  5J055BX16 ,  5J055BX20 ,  5J055CX28 ,  5J055DX13 ,  5J055DX14 ,  5J055DX15 ,  5J055DX16 ,  5J055DX22 ,  5J055DX56 ,  5J055DX83 ,  5J055EX02 ,  5J055EX11 ,  5J055EX23 ,  5J055EY01 ,  5J055EY03 ,  5J055EY12 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ09 ,  5J055EZ10 ,  5J055EZ20 ,  5J055EZ24 ,  5J055EZ25 ,  5J055EZ39 ,  5J055FX05 ,  5J055FX31 ,  5J055GX01 ,  5J055GX02 ,  5J055GX05 ,  5J056AA04 ,  5J056BB01 ,  5J056BB18 ,  5J056BB32 ,  5J056CC09 ,  5J056CC10 ,  5J056CC21 ,  5J056DD13 ,  5J056DD28 ,  5J056DD29 ,  5J056DD46 ,  5J056DD55 ,  5J056EE11 ,  5J056HH01 ,  5J056HH02 ,  5J056KK01

引用特許：

出願人引用 (3件)

• 特開昭54-158848
  
• 特開昭60-211520
  
• 特開昭50-056142
  

審査官引用 (1件)

• 特開昭54-158848