特許

J-GLOBAL ID：200903056337315829

半導体装置製造方法

発明者： 古 川 光 正
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-076421
公開番号（公開出願番号）：特開平9-270510
出願日： 1996年03月29日
公開日（公表日）： 1997年10月14日
要約：

【要約】【課題】 MOSFETの製造工程中で、後酸化膜を形成するにあたり、ゲート絶縁膜の膜質劣化の低減と、不純物プロファイルの制御性を向上させる。【解決手段】 半導体基板上1にゲート絶縁膜2となる酸化膜を成膜する第1の工程と、前記酸化膜の上に、ゲート電極3となるゲート材膜を成膜する第2の工程と、前記酸化膜およびゲート材膜をパターンニングしてゲート絶縁膜2とゲート電極3を形成する第3の工程と、前記ゲート絶縁膜2を等方性エッチングする第4の工程と、前記ゲート電極3のエッジを等方性エッチングにより丸める第5の工程と、前記ゲート電極3、ゲート酸化膜2、半導体基板1の上にシリコン酸化膜を比較的低温のプロセスで成膜して後酸化膜4を形成する第6の工程と、により半導体装置を製造する。

請求項（抜粋）：

半導体基板上にゲート絶縁膜となる酸化膜を成膜する第1の工程と、前記酸化膜の上に、ゲート電極となるゲート材膜を成膜する第2の工程と、前記酸化膜およびゲート材膜をパターンニングしてゲート絶縁膜とゲート電極を形成する第3の工程と、前記ゲート絶縁膜を等方性エッチングする第4の工程と、前記ゲート電極のエッジを等方性エッチングにより丸める第5の工程と、前記ゲート電極、ゲート酸化膜、半導体基板の上にシリコン酸化膜を所定の低い温度のプロセスで成膜して後酸化膜を形成する第6の工程と、を備えることを特徴とする半導体装置製造方法。

IPC (5件)：

H01L 29/78 ,  H01L 21/316 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 29/78 301 G ,  H01L 21/316 X ,  H01L 29/78 371