スタティックRAM

発明者：
出願人/特許権者：
代理人 (1件)：平戸哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-289209
公開番号（公開出願番号）：特開平7-141883
出願日： 1993年11月18日
公開日（公表日）： 1995年06月02日
要約：

【要約】 (修正有)【目的】CMOS形メモリセルを設けて構成されるSRAMに関し、記憶データを書き替える場合、電源電圧の変動を小さく抑え、動作の安定性を確保するとともに、セルサイズを縮小化する。【構成】メモリセル高電圧側電圧制御回路20を設け、データの書込み時、電源電圧VCCを低電圧側に所定電圧レベルシフトした電圧を高電圧側の電源電圧に、及び電源電圧VSSを低電圧側の電源電圧として動作させ、メモリセル19の記憶データを書替える場合、メモリセルを流れる貫通電流のピーク値を小さくする。また、メモリセル低電圧側電源電圧制御回路を設け、低電圧側の電源電圧を所定電圧だけレベルシフトさせる。又は、別のレベルシフト回路を設ける。

請求項（抜粋）：

外部電源回路又は内部電源回路から第1の電源電圧(VCC)が供給される第1の電源配線(15)と、前記第1の電源電圧(VCC)よりも低電圧の第2の電源電圧(VSS)に設定される第2の電源配線(16)と、前記第1の電源配線(15)の電圧を高電圧側の電源電圧、前記第2の電源配線(16)の電圧を低電圧側の電源電圧として動作する周辺回路(18)と、2個のCMISインバータをリング接続してなるフリップフロップ回路を備えてなり、前記第2の電源配線(16)の電圧を低電圧側の電源電圧として動作するCMIS形のメモリセル(19)と、このメモリセル(19)に高電圧側の電源電圧を供給するための第3の電源配線(17)と、一端(20A)を前記第1の電源配線(15)に接続され、他端(20B)を前記第3の電源配線(17)に接続され、前記メモリセル(19)からのデータの読出し時には、前記第3の電源配線(17)に前記第1の電源電圧(VCC)を供給し、前記メモリセル(19)に対するデータの書込み時には、前記第3の電源配線(17)の電圧を、前記第1の電源電圧(VCC)を低電圧側に所定電圧だけレベルシフトした電圧に制御するメモリセル高電圧側電源電圧制御回路(20)とを含んで構成されていることを特徴とするスタティックRAM。

IPC (2件)：

G11C 11/412 , G11C 11/418

FI (2件)：

G11C 11/40 301 , G11C 11/34 301 B

前のページに戻る