特許
J-GLOBAL ID：200903056359116080
トレース機能内蔵型LSI
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-196722
公開番号（公開出願番号）：特開平8-063374
出願日： 1994年08月22日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 バスにメモリ等のハードウエアを接続することなく、LSI動作の履歴情報を保持できる機能を実現するトレース機能内蔵型LSIを提供する。【構成】 所定のデータ処理機能を有し、かつ、エラー発生時にエラー発生信号を発する内部回路3と、この内部回路に対するデータの入出力を行うための入出力端子2,4とを有するLSIにおいて、内部回路3に接続され、動作中この内部回路3に対する入出力データ又はこの内部回路3内の所定位置の内部データの常に最新の所定個数のデータを記憶保持するトレースメモリ回路7と、エラー発生信号を受領してトレースメモリ回路7における新規データの記憶保持動作を停止させるメモリ制御回路8と、新規データの記憶保持動作を停止した後のトレースメモリ回路7に記憶保持されているデータをインタフェース端子10を介して外部へ送出するインタフェース回路9とを備えたトレース機能内蔵型LSI。
請求項（抜粋）：
所定のデータ処理機能を有し、かつ、動作中この所定のデータ処理機能を検診してエラー発生時にエラー発生信号を発する内部回路と、この内部回路に対するデータの入出力を行うための入出力端子とを有するLSIにおいて、前記内部回路に接続され、動作中この内部回路に対する入出力データ又はこの内部回路内の所定位置の内部データにおける常に最新の所定個数のデータを記憶保持するトレースメモリ回路と、前記エラー発生信号を受領して前記トレースメモリ回路における新規データの記憶保持動作を停止させるメモリ制御回路と、前記新規データの記憶保持動作を停止した後のトレースメモリ回路に記憶保持されているデータをインタフェース端子を介して外部へ送出するインタフェース回路とを備えたトレース機能内蔵型LSI。
IPC (4件)：
G06F 11/34
, G01R 31/28
, G06F 11/22 330
, G11C 29/00 303
