特許

J-GLOBAL ID：200903056362494541

ウェーハ裏面スパッタリング方法及び半導体製造装置

発明者： 布谷 伸仁
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平11-270785
公開番号（公開出願番号）：特開2001-093863
出願日： 1999年09月24日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 半導体素子を形成するウェーハ裏面に形成された金属膜の膜応力が小さく、したがってウェーハ厚が薄くなっても反りの発生が少ない裏面スパッタリング方法及びこのスパッタリングを実施する半導体製造装置を提供する。【解決手段】 スパッタリングにより裏面に導電膜7を成膜する際にウェーハ1上に格子状、島状8、ピット状などの形状で少なくとも1つのチップ形成領域毎に分離して形成する。この導電膜を形成するためにはウェーハ1上に所望パターンの穴をあらかじめ形成したマスクを用い、そのマスク穴の部分だけが金属が堆積するようにスパッタリングにより成膜させる。このような導電膜を用いることにより、ウェーハ全面に発生していた応力が減少し結果的にウェーハの反りが低減される。

請求項（抜粋）：

チップ形成領域が区画された半導体ウェーハの裏面に導電膜をスパッタリングにより成膜する工程を具備し、前記導電膜は、チップ形成領域毎に分離されていることを特徴とするウェーハ裏面スパッタリング方法。

IPC (4件)：

H01L 21/285 ,  H01L 21/203 ,  H01L 21/301 ,  H01L 29/78

FI (4件)：

H01L 21/285 S ,  H01L 21/203 S ,  H01L 21/78 C ,  H01L 29/78 652 L

Fターム (11件)：

4M104BB02 ,  4M104DD37 ,  4M104DD39 ,  4M104GG20 ,  4M104HH20 ,  5F103AA08 ,  5F103BB16 ,  5F103DD28 ,  5F103HH03 ,  5F103LL11 ,  5F103RR10