特許

J-GLOBAL ID：200903056382086032

畳み込みインタリーブ回路

発明者： 太田 克哉
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： ▲柳▼川 信 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-363601
公開番号（公開出願番号）：特開2001-186022
出願日： 1999年12月22日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】 小型・低価格の畳み込みインタリーブ回路を得る。【解決手段】 入力ディジタル信号は入力データ変換部1にて4相の並列信号に変換され、データバス制御部90〜93に入力される。データバス制御部90〜93は、DRAMブロック70〜73,80〜83に対する読出し/書込み信号の双方向制御を行う。4並列化された4データ幅を有するデータの前半2データ期間は書込み期間であり、入力データ変換部1の出力をDRAMブロック70〜73,80〜83に送出する。後半の2データ期間は読出し期間であって、DRAMブロック70〜73,80〜83の出力を出力データ変換部2に送出する。出力データ変換部2は並列信号を直列信号に変換して出力する。

請求項（抜粋）：

直列信号である入力ディジタル信号を一度メモリーに書込み、前記メモリーから読出すことによって同じく直列信号である出力ディジタル信号を得る畳み込みインタリーブ回路であって、前記入力ディジタル信号を1データ期間毎に複数の並列信号に変換する入力データ変換手段と、前記複数の並列信号毎にそれぞれ前記メモリーに一時格納するメモリー制御手段と、前記メモリーから読出された前記複数の並列信号を直列信号に変換して前記直列信号である出力ディジタル信号として出力する出力データ変換手段とを含むことを特徴とする畳み込みインタリーブ回路。

IPC (4件)：

H03M 13/27 ,  H03M 13/23 ,  H03M 13/41 ,  H04N 7/24

FI (4件)：

H03M 13/27 ,  H03M 13/23 ,  H03M 13/41 ,  H04N 7/13 A

Fターム (24件)：

5C059KK00 ,  5C059KK06 ,  5C059MA22 ,  5C059MA23 ,  5C059RF21 ,  5C059SS02 ,  5C059UA11 ,  5C059UA25 ,  5C059UA32 ,  5C059UA34 ,  5C059UA35 ,  5C059UA36 ,  5J065AA01 ,  5J065AB03 ,  5J065AC02 ,  5J065AD10 ,  5J065AE06 ,  5J065AF03 ,  5J065AG06 ,  5J065AH02 ,  5J065AH05 ,  5J065AH06 ,  5J065AH15 ,  5J065AH17