出力イネーブル回路およびデータを多重化するためのプロセス

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-189877
公開番号（公開出願番号）：特開2002-025262
出願日： 2000年06月23日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】クリティカルな集積回路装置のデータおよびクロック経路におけるゲート遅延を有効に最小限にする集積回路装置のための高速出力イネーブル経路および方法を提供する。【解決手段】外部クロックに基づいていくつかの「ワンショット」内部出力イネーブルクロックが発生する。これらの並行な出力イネーブルクロックの中には選択情報が組込まれ、いくつかの異なったデータ経路の単一出力バッファへの多重化を容易にする。この選択情報はワンショット回路のリセット部分において実現され、アクセス時間を決定するためのクリティカルな部分からそれを除去するようにする。

請求項（抜粋）：

集積回路装置のための出力イネーブル回路であって、前記回路は、外部クロック信号を受け、クロックバッファ回路によって付与される遅延分だけ前記外部クロック信号からずれた内部クロック信号を発生するためのクロックバッファと、前記クロックバッファ回路に結合されて、前記リセット回路によって付与される遅延分だけ前記内部クロック信号からずれたリセットクロック信号を発生するためのリセット回路と、前記内部クロック信号および前記リセットクロック信号を受けるよう結合された少なくとも1つの出力イネーブル論理回路とを含み、前記出力イネーブル論理回路は、前記内部クロック信号が第1の論理レベルに変化すると開始する第1の状態と、前記リセットクロック信号が反対の第2の論理レベルに変化すると開始する第2の状態とを有する出力イネーブルクロック信号を発生し、さらに前記出力イネーブルクロック信号およびデータ信号を受けるよう結合された少なくとも1つのパスゲートを含み、前記パスゲートは、前記出力イネーブルクロック信号が前記第1の状態にあるときに前記データ信号を出力ノードに与えるよう動作する、回路。

IPC (3件)：

G11C 11/409 , G11C 11/407 , H03K 19/096

FI (3件)：

H03K 19/096 B , G11C 11/34 354 Q , G11C 11/34 362 S

Fターム (15件)：

5B024AA15 , 5B024BA21 , 5B024BA23 , 5B024BA29 , 5B024CA07 , 5J056AA03 , 5J056BB02 , 5J056DD13 , 5J056DD29 , 5J056EE03 , 5J056FF01 , 5J056FF07 , 5J056FF09 , 5J056HH04 , 5J056KK00

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