特許

J-GLOBAL ID：200903056394347311

パルス発生回路

発明者： 河合 鉱一 ,  今宮 賢一 ,  中村 寛 ,  丹沢 徹 ,  志賀 仁
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-157876
公開番号（公開出願番号）：特開2001-339284
出願日： 2000年05月29日
公開日（公表日）： 2001年12月07日
要約：

【要約】【課題】 短いパルス幅の入力信号に対して応答性よくレベル遷移検出を行うことを可能としたパルス発生回路を提供する。【解決手段】 パルス発生回路は、パルス遷移検知回路10,20により構成される。パルス遷移検知回路10は、NANDゲートによりi構成されたラッチ回路11、ラッチ回路11の“H”レベルのセット出力と入力信号INの正論理積をとるNANDゲートG13、その出力のエッジを検出してパルス信号P11を出力するエッジ検出回路13、及びパルス信号P11の後端エッジでラッチ回路11のリセット信号を発生するリセット回路15を有する。パルス遷移検知回路20は、NORゲートにより構成されたラッチ回路21、ラッチ回路21の“L”レベルのセット出力と入力信号INの負論理積をとるNORゲートG23、その出力のエッジを検出してパルス信号P12を出力するエッジ検出回路23、及びパルス信号P12の後端エッジでラッチ回路21のリセット信号を発生するリセット回路25を有する。

請求項（抜粋）：

入力信号の第1レベルから第2レベルへの第1の遷移点を検知してセットされる第1のラッチ回路と、前記入力信号の第2レベルから第1レベルへの第2の遷移点を検知してセットされる第2のラッチ回路と、前記第1のラッチ回路の出力と前記入力信号の論理積により、前記入力信号の第1の遷移点に続く第2レベルから第1レベルへの第3の遷移点でレベル変化する出力を出す第1の論理ゲートと、前記第2のラッチ回路の出力と前記入力信号の論理積により、前記入力信号の第2の遷移点に続く第1のレベルから第2のレベルへの第4の遷移点でレベル変化する出力を出す第2の論理ゲートと、前記第1の論理ゲートの出力のエッジに同期して一定のパルス幅の第1のパルス信号を出力する第1のエッジ検出回路と、前記第2の論理ゲートの出力のエッジに同期して前記第1のパルス信号と同じパルス幅の第2のパルス信号を出力する第2のエッジ検出回路と、前記第1のエッジ検出回路から得られる第1のパルス信号の後端エッジで前記第1のラッチ回路をリセットするリセット信号を発生する第1のリセット回路と、前記第2のエッジ検出回路から得られる第2のパルス信号の後端エッジで前記第2のラッチ回路をリセットするリセット信号を発生する第2のリセット回路とを有することを特徴とするパルス発生回路。

Fターム (5件)：

5J039AB01 ,  5J039KK10 ,  5J039KK13 ,  5J039MM16 ,  5J039NN06