特許

J-GLOBAL ID：200903056406859631

デジタル位相ロックループ周波数シンセサイザ

発明者： ティモ ゴスマン ,  エドムント ゲッツ
出願人/特許権者： インフィネオン テクノロジース アクチエンゲゼルシャフト
代理人 (1件)： 矢野 敏雄 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-569512
公開番号（公開出願番号）：特表2003-515963
出願日： 1999年05月28日
公開日（公表日）： 2003年05月07日
要約：

【要約】本発明は、端数NベースPLL周波数シンセサイザにおける位相誤差補償回路を提供する。この回路により、必要な全ての調整信号および基準信号が電圧制御発振器(4)のVCO周波数(fVCO)から補助位相制御ループ(補助PLL)を使用して導出される。本発明による回路はとりわけ集積回路技術でのHF-PLL周波数シンセサイザに適用することができる。

請求項（抜粋）：

安定化水晶発振器周波数の分周によって形成された基準周波数が、電圧制御発振器(VCO)の周波数の分周によって導出された第2の周波数と位相周波数検知器で比較され、 該位相周波数検知器の出力信号は、場合により設けられた充電ポンプ(チャージポンプ)とPLL回路のループローパスフィルタとを介して導かれた後、電圧制御発振器に対する制御電圧として用いられ、 電圧制御発振器の周波数を分周するために、PLLループでは2つの隣接する整数分周係数NとN+1とが切り替えられ、 M-Kサイクルの持続時間の間はNにより分周し、次にKサイクルの持続時間の間はN+1により分周するN/(N+1)周波数分周器と、該N/(N+1)周波数分周器を自動的に切り替えるための位相累積器とが設けられており、 該位相累積器の内容には、分周されたVCO周波数の各パルスによってモジュロM加算による値Mが加算され、 該位相累積器は、各オーバフロー後に次のサイクルで分周係数をNからN+1に変化させる形式のデジタル位相ロックループ周波数シンセサイザにおいて、 N/(N+1)周波数分周器(9)と、該周波数分周器により制御される位相周波数検知器(3)の入力側および同時に位相累積器(17)の入力側との間に位相遅延装置(10)が挿入されており、 該位相遅延装置は位相遅延チェーン(15)にM-1の遅延素子(16)を有し、かつ第2の制御入力側(11,12)を有し、 当該2つの制御入力側の一方の入力側(11)は、位相遅延チェーンの位相素子の基本遅延のそれぞれ一致する大きさを調整するためのものであり、 他方(12)の入力側(12)は、当該位相遅延チェーンで作用する基本遅延の数を調整するためのものであり、 位相累積器の内容は位相遅延装置の各出力パルスによって、基準周波数モジュロMの調整可能な端数Kだけ高められ、 オーバフローの際に、N/(N+1)周波数分周器は次の期間のためにN+1に切り替えられ、 位相累積器(17)の出力側(21)は、作用する基本遅延の数を調整するために設けられた位相遅延装置(10)の制御入力側(12)と接続されており、 別の位相遅延装置(22)が電圧制御発振器(4)の出力側と、別の位相周波数検知器(23)の入力側との間に接続されており、 前記別の位相遅延装置は、PLL位相遅延装置(10)と正確に遅延条件が一致するように構成されており、ただしM-1ではなくMの順次接続された遅延素子(24)を有し、 前記別の位相周波数検知器(23)の第2入力側には、電圧制御発振器(4)の出力側が遅延素子の中間回路なしで接続されており、 前記別の位相周波数検知器(23)の出力側には別のループローパスフィルタ(29)を介して補助PLLループを形成しながら、2つの位相遅延装置(10,22)の制御入力側(11,30)が接続されており、 該制御入力側(11,30)は遅延素子の基本遅延のそれぞれ一致する大きさを調整するために設けられている、ことを特徴とする周波数シンセサイザ。

IPC (2件)：

H03L 7/197 ,  H03L 7/183

FI (2件)：

H03L 7/18 A ,  H03L 7/18 B

Fターム (6件)：

5J106PP03 ,  5J106QQ02 ,  5J106QQ07 ,  5J106RR07 ,  5J106RR10 ,  5J106RR18

引用特許：

出願人引用 (1件)

• クロック合成器
  公報種別：公開公報   出願番号：特願平6-319364   出願人：エイ・ティ・アンド・ティ・コーポレーション