特許

J-GLOBAL ID：200903056432915108

仮想接地形半導体記憶装置

発明者： 小山 昌司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平5-240362
公開番号（公開出願番号）：特開平7-073684
出願日： 1993年08月31日
公開日（公表日）： 1995年03月17日
要約：

【要約】【目的】 仮想接地形半導体記憶装置のプログラムディスターブ現象を防止すると共に高集積化を可能にすること。【構成】 メインビット線MBL1 、MBL2 、...を各アレイセグメントSEGi-1 、SEGi 、SEGi+1 に共通に設け、サブビット線SBLi1、SBLi2、...をアレイセグメント毎に設ける。各アレイセグメントにおいて、隣接する2つのサブビット線間に浮遊ゲート形不揮発性メモリセルQm1、Qm2、...を接続し、ワード線WLi1、WLi2、...の1つによって制御する。セレクトトランジスタQS1、QS2、...はセレクト信号SELi0によって制御され、第n番目のメインビット線と第(2n-1)番目、第2n番目のサブビット線とを接続する(n=1、2、...).また、セレクトトランジスタQS1' 、QS2' はセレクト信号SELi1によって制御され、第n番目のメインビット線と第2n番目、第(2n+1)番目のサブビット線とを接続する。

請求項（抜粋）：

メモリセルアレイが複数のアレイセグメント(SEGi-1、SEGi、SEGi+1)に分割された仮想接地形半導体記憶装置において、前記各アレイセグメントに共通して設けられた複数のメインビット線(MBL1、MBL2 ...) を具備し、前記各アレイセグメント(SEGi ) が、複数のワード線(WLi1、WLi2、...) と、複数のサブビット線(SBLi1、SBLi2、...) と、各々が前記複数のサブビット線のうち隣接する2つのサブビット線間に接続され、前記複数のワード線の1つによって制御される複数の浮遊ゲート形不揮発性メモリセル(Qm1、Qm2、...) と、前記複数のサブビット線のうち第(2n-1)番目及び第2n番目サブビット線(n=1、2、...)を前記複数のメインビット線のうちの第n番目のメインビット線に接続する第1のセレクタ手段(SELi1、QS1、QS2、...) と、前記複数のサブビット線のうち第2n番目及び第2n+1番目サブビット線を前記複数のメインビット線のうちの第n番目のメインビット線に接続する第2のセレクタ手段(SELi2、QS1'、QS2'、...) と、を具備することを特徴とする仮想接地形半導体記憶装置。

IPC (3件)：

G11C 16/02 ,  G11C 16/04 ,  G11C 16/06

FI (2件)：

G11C 17/00 307 D ,  G11C 17/00 510 A