特許
J-GLOBAL ID：200903056446809831
データ処理装置及びそれを適用したルータ・ブリッジ
発明者：
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出願人/特許権者：
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代理人 (1件)：
鈴木 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平10-061732
公開番号（公開出願番号）：特開平11-261649
出願日： 1998年03月12日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】 パケットのヘッダ解析のためのパケットヘッダ部の読出し動作とパケットの読み書き動作でのメモリのアクセス競合を抑止し、パケット処理能力の向上を図る。【解決手段】 非同期にアクセス可能なメモリ(1)120とメモリ(2)130を設け、ネットワークから受信したパケットあるいは他のデータ処理装置から転送されてきたパケットをメモリ(1)120へ格納すると同時に、該パケットのヘッダ部のみをメモリ(2)130へも格納する。プロセッサ150は、メモリ(2)130からパケットのヘッダ部を読み出して解析を行い、これと並行してネットワークコントローラ140やデータ処理装置間転送回路133はメモリ(1)120に対して別のパケットの読み書きを実行する。
請求項（抜粋）：
ネットワークから受信したパケットを他のデータ処理装置へ転送し、他のデータ処理装置から転送されたパケットをネットワークへ送信する処理を行うデータ処理装置において、パケットを格納する第1のメモリと、該第1のメモリと非同期にアクセス可能でパケットのヘッダ部を格納する第2のメモリとを具備し、ネットワークから受信したパケットや他のデータ処理装置から転送されたパケットを第1のメモリへ格納する処理並びにパケットをネットワークや他のデータ処理装置へ送信・転送するために前記第1のメモリからパケットを読み出す処理と、パケットのヘッダ部を解析してネットワークから受信したパケットを他のデータ処理装置へ転送する制御や他のデータ処理装置から転送されたパケットをネットワークへ送信する制御を行うために前記第2のメモリからパケットヘッダ部を読み出す処理とを並列に実行可能としたことを特徴とするデータ処理装置。
IPC (3件)：
H04L 12/66
, G06F 13/00 353
, H04L 12/28
H04L 11/20 B
, G06F 13/00 353 B
, H04L 11/00 310 Z
