特許

J-GLOBAL ID：200903056448347819

半導体装置の製造方法

発明者： 弓 削 省 三
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-073855
公開番号（公開出願番号）：特開平9-266191
出願日： 1996年03月28日
公開日（公表日）： 1997年10月07日
要約：

【要約】【課題】 積層構造を構成する各半導体層のエッチングレートのばらつきを低減させることができる半導体装置の製造方法を提供する。【解決手段】 サファイア基板1101上に積層された複数種類の半導体層102〜106に同時にエッチング処理を施すエッチング工程を有する半導体装置の製造方法において、このエッチング工程が、半導体層102〜106の一部の領域に選択的にGaイオンを注入する第1の工程と、この第1の工程でGaイオンが注入された領域をエッチングによって除去する第2の工程とを備える。【効果】エッチングで除去すべき領域に予めイオン注入を行うことにより、エッチングレートを均一化することができる。

請求項（抜粋）：

基板上に積層された複数種類の半導体層に同時にエッチング処理を施すエッチング工程を有する半導体装置の製造方法において、このエッチング工程が、前記半導体層の一部の領域に選択的にイオン注入を行う第1の工程と、この第1の工程で不純物が導入された領域をエッチングによって除去する第2の工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/306 ,  H01L 21/265 ,  H01L 33/00

FI (3件)：

H01L 21/306 T ,  H01L 33/00 C ,  H01L 21/265 W

引用特許：

審査官引用 (3件)

• 特開平3-203388
  
• 特開昭55-145344
  
• 特開昭61-131462