特許

J-GLOBAL ID：200903056448866387

チップスケ-ルパッケ-ジ素子の製造方法及びチップスケ-ルパッケ-ジ素子

発明者： 金 在俊
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-215066
公開番号（公開出願番号）：特開2000-068415
出願日： 1999年07月29日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 ウェーハ上に不規則的に散在しているボンディングパッドと規則的に配列された外部端子とを電気的に連結するため、回路基板を用いてCSP素子を製造する方法を提供する【解決手段】 半導体集積回路及び複数のボンディングパッド102を有するウェーハ100を準備する。そして、ボンディングパッド102にソルダバンプ105を取り付ける。回路基板110の上面に形成され且つ外部端子が接続される複数の端子パッド112、回路基板110の下面に形成され且つソルダバンプ105が接続される複数の連結パッド114、ならびに端子パッド112を連結パッド114に電気的に接続するための配線パターンを含む回路基板110を準備する。ウェーハ100に回路基板110を実装することにより、ソルダバンプ105と連結パッド114とを接続し、ウェーハ100と回路基板110との間の空間に封止樹脂122を注入する。

請求項（抜粋）：

半導体集積回路及び複数のボンディングパッドを有するウェーハを準備する段階と、前記ボンディングパッドにそれぞれソルダバンプを取り付ける段階と、外部端子が接続される複数の端子パッド、前記ソルダバンプが接続される複数の連結パッド、ならびに前記端子パッドと前記連結パッドとを電気的に接続する配線パターンを有し、上面に前記端子パッド、下面に前記連結パッドが形成されている回路基板を準備する段階と、前記ウェーハ上に前記回路基板を実装することにより、前記ウェーハのソルダバンプと前記回路基板の連結パッドとを接続する段階と、前記ウェーハと前記回路基板との間の空間に封止樹脂を注入する段階と、を含むことを特徴とするチップスケールパッケージ素子の製造方法。

IPC (2件)：

H01L 23/12 ,  H01L 21/60 311

FI (2件)：

H01L 23/12 L ,  H01L 21/60 311 S