特許
J-GLOBAL ID：200903056462899310
半導体メモリの不良救済アドレス判定試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
油井 透 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-196485
公開番号（公開出願番号）：特開平8-063998
出願日： 1994年08月22日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 メモリ試験時に同時に救済の可否、救済アドレスの決定を行なう。【構成】 例えば行/列方向ともに2本の予備セルラインをもつメモリでは、不良セルラインを予備セルラインで救済できる組合せはK=(2+2)/(2!・2!)=6通り(HT1〜6)となる。6通りの全てを、各通り毎に、各2本の行判定回路C、列判定回路Rを使って構成する。行判定回路Cは不良セルの行アドレスCAを、列判定回路Rは不良セルの列アドレスRAを取り込む。各通りの4個の行/列判定回路C、Rは、不良セルが検出されると各通り毎に独立して不良行/列アドレスを前段から順次取り込んでいくが、同一アドレスは取り込まない。ある通りの判定回路のいずれもが新規な不良アドレスを取り込めなくなった場合、さらに新規な不良アドレスが発生したとき、当該通りから救済不可判定出力HT1〜6が出される。各通りの情報は全てCPU14に取り込まれる。
請求項（抜粋）：
不良救済のためにm本の予備行セルラインおよびn本の予備列セルラインをもつ半導体メモリの不良救済アドレス判定試験装置において、m本の予備行セルラインおよびn本の予備列セルラインで救済できる組合せを次式により求め、K=(m+n)!/(m!・n!)求めた組み合わせKの全通りを、各通り毎に前記予備行セルラインの本数に対応するm個の行判定回路と前記予備列セルラインの本数に対応するn個の列判定回路とを使って直列接続することにより、実質的に(m+n)×K個の行/列判定回路で構成し、各行判定回路は不良セルの行アドレスを取り込み、各列判定回路は不良セルの列アドレスを取り込むように構成され、各通りを構成する(m+n)個の行/列判定回路は、前記半導体メモリの不良セルが検出されると各通り毎に独立して当該不良セルの行/列アドレスを順次取り込んでいくが、既に取り込んだ不良セルの行/列アドレスと同一の行/列アドレスは再度取り込まないように構成され、各通りを構成する行/列判定回路のいずれもが既に不良行/列アドレスの取り込みを終了し、それ以上新規な不良行/列アドレスを取り込めなくなった場合において、新規な不良行/列アドレスが発生したときに当該通りから救済不可判定出力を出すように構成したことを特徴とする半導体メモリの不良救済アドレス判定試験装置。
IPC (5件)：
G11C 29/00 303
, G01R 31/28
, G06F 11/22 310
, G11C 11/401
, H01L 21/66
G01R 31/28 B
, G11C 11/34 371 D
