キャパシタカップリング式静電放電防護装置

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：三枝英二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-238769
公開番号（公開出願番号）：特開平9-083323
出願日： 1995年09月18日
公開日（公表日）： 1997年03月28日
要約：

【要約】【課題】サブミクロン技術により形成されたCMOS素子をESDの破壊から回避する。【解決手段】本発明のキャパシタカップリング式ESD防護装置は入力パッドと内部回路との間、又は出力パッドと出力緩衝装置との間に設けられ、このキャパシタカップリング式ESD防護装置はESD防護回路を備え、このESD防護回路又は出力緩衝装置のスナップバック崩壊電圧値は、本発明装置の一キャパシタカップリング装置が適当な電圧レベルを素子のゲートにカップリングすることにより低下し、且つ、本発明の防護装置の一電位クランプ素子が、内部回路のESDを低電圧レベルに保持させることにより、内部回路と出力緩衝装置がESD電流より破壊されるのを防止することができる。特にサブミクロンプロセスにおける薄酸化層は本発明のキャパシタカップリング式ESD防護装置により効果的に保護することができる。

請求項（抜粋）：

入力パッドと内部回路との間に設けられ、又は出力パッドと出力緩衝装置との間に設けられるESD(静電放電)防護装置であって、前記入力パッドと内部回路との間に接続される第1の接続端子と、前記出力パッド、前記内部回路と前記出力緩衝装置との間に接続される第2の接続端子と、前記第1及び第2の接続端子に接続され、ESD電流をバイパス出来ると共に、キャパシタカップリング装置と電位クランプ素子との処理を介して前記内部回路と出力緩衝装置とを、ESD電流の破壊から回避できるように保護するESD電流防護回路とを備えてなるキャパシタカップリング式静電放電防護装置において、前記キャパシタカップリング装置が、ESD電圧が第1又は第4の信号状態にある時に適当な電圧レベルを前記ESD防護回路又は前記出力緩衝装置にカップリングすることにより、前記ESD防護回路又は出力緩衝装置のスナップバック崩壊電圧値を低下させると共に、前記ESD電圧が第2又は第3の信号状態にある時、前記電位クランプ素子により第1又は第2の接続端子におけるESD電圧を低電圧レベルに保持させるようにしたことを特徴とするキャパシタカップリング式静電放電防護装置。

IPC (3件)：

H03K 17/08 , H03K 19/003 , H03K 19/0948

FI (3件)：

H03K 17/08 C , H03K 19/003 E , H03K 19/094 B

引用特許：

審査官引用 (1件)

半導体集積回路
公報種別：公開公報出願番号：特願平4-236032 出願人：株式会社東芝

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