特許

J-GLOBAL ID：200903056468988810

電界効果トランジスタの製造方法

発明者： 湯田 真次 ,  澤田 稔 ,  原田 八十雄
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-259077
公開番号（公開出願番号）：特開平6-084956
出願日： 1992年09月01日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】 選択ドライエッチングにより所望のサイドエッチング長さのゲート作製用のリセスを形成して、高耐圧化した電界効果トランジスタを再現性良く製造する。【構成】 ゲート開口パターンを示すSiO2 膜12の開口径より大きくなるように、SiN膜11を選択的にドライエッチングした後((b))、n-GaAs層4をn-AlGaAs層3に対して選択的にドライエッチングする((c))。n-GaAs層4のサイドエッチングが進行し、しかもそのサイドエッチング長さはエッチング条件により容易に制御され、所望のサイドエッチング長さのゲート作製用のリセスが形成される。

請求項（抜粋）：

エッチング選択比が異なる第1の半導体層と第2の半導体層とが順次設けられたヘテロ半導体上に、SiN膜と開口径が規定されたSiO2膜とが順次形成されたウェハに対して、前記SiN膜, 前記第2の半導体層を順次エッチングして、ゲート作製用のリセスを形成する処理を有する電界効果トランジスタの製造方法において、前記SiN膜の開口径が前記SiO2 膜の開口径より大きくなるように、前記SiN膜を前記SiO2 膜に対して選択的にドライエッチングする工程と、前記第2の半導体層の開口径が前記SiO2 膜の開口径より大きくなるように、前記第2の半導体層を前記第1の半導体層に対して選択的にドライエッチングする工程とを有し、前記第2の半導体層の所望のサイドエッチング長さを得ることを特徴とする電界効果トランジスタの製造方法。

IPC (3件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/302

FI (2件)：

H01L 29/80 F ,  H01L 29/80 H