特許

J-GLOBAL ID：200903056475937598

基板バイアスを使用したCMOS遅延回路

発明者： メッスマ アドリアン ,  シェラー ガード ジェー イー
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 沢田 雅男
公報種別：公表公報
出願番号（国際出願番号）：特願2000-560661
公開番号（公開出願番号）：特表2002-520979
出願日： 1999年07月02日
公開日（公表日）： 2002年07月09日
要約：

【要約】【課題】 既知の遅延要素の場合、電圧制御電流源は供給電圧の一部を消費してしまうが、本発明の目的は、これを除去する改良された遅延要素を提供すること。【解決手段】 遅延要素(DL)を伝播する信号を一遅延だけ遅延させる遅延要素(DL)は、ソース、ドレイン、ゲートとバックゲート(BO)を有している電界効果トランジスタ(T1)を有している。バックゲート(BG)は、制御電圧を受信するように構成されている。制御電圧(Vcntrl)は、電界効果トランジスタ(T1)を流れる電流を制御する。この結果、遅延も、制御電圧(Vcntrl)によって制御することが出来る。

請求項（抜粋）：

ソース、ドレイン、ゲートとバックゲートを有する電界効果トランジスタを有する、遅延要素を伝播する信号を一遅延分遅延させる、遅延要素において、前記バックゲートが、前記遅延要素の前記遅延を制御する制御電圧を受信するように構成されていることを特徴とする遅延要素。

IPC (3件)：

H03K 5/13 ,  H03K 3/354 ,  H03L 7/099

FI (3件)：

H03K 5/13 ,  H03K 3/354 B ,  H03L 7/08 F

Fターム (12件)：

5J001AA04 ,  5J001BB12 ,  5J001BB20 ,  5J001BB25 ,  5J001DD06 ,  5J106AA01 ,  5J106AA04 ,  5J106CC03 ,  5J106CC59 ,  5J106JJ01 ,  5J106KK40 ,  5J106LL01