特許
J-GLOBAL ID：200903056476030030
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-097953
公開番号（公開出願番号）：特開平5-298887
出願日： 1992年04月17日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 ワードラインドライバの配置ピッチをワードラインピッチの2倍に広げることにより駆動力を向上させ、かつ、配線層増加による工程数増加のなく、信頼性が高く、センスアンプ動作が高速に行える半導体記憶装置を提供することを目的とする。【構成】 図12に上記2つの目的を満足するDRAMの回路図を示す。このDRAMでは、ワードラインジャンプ配線を時分割で用いることにより、ワードラインドライバの配置を自由にし、隣接ワードラインドライバ間隔を大きくすることで、ワードラインドライバの駆動力を大きくしている。ビット線のプリチャージレベルを、ΔVC (CB /CS +1)にすることで、ホールドタイム不良を大巾に改善するとともに、センスアンプのプリチャージレベルをHVCCに保つことにより、センス速度の低下がなく、安定動作を可能としている。
請求項（抜粋）：
ワードラインドライバ電源により昇圧された電位をロウデコーダにより選択されたワードラインに供給するワードラインドライバを有し、このドライバより入力したアドレス信号に該当するメモリセルを選択する半導体記憶装置において、前記ワードラインドライバと前記ロウデコーダはワードラインジャンプ配線を介して接続され、前記ワードラインジャンプ配線は、前記アドレス信号におけるカラム側の情報により制御されるスイッチを介して前記ワードラインに接続され、前記ロウデコーダからの選択出力を前記ワードラインドライバに通知するとともに、このワードラインドライバ出力を前記スイッチを介して前記ワードラインに伝達し、前記ロウデコーダは前記メモリセルの一方の側に配置され、前記ワードラインドライバは前記メモリセルに対して実質的に両側に配置されるよう前記ロウデコーダ側とその反対側に配置され、前記ロウデコーダの反対側に配置された前記ワードラインドライバは前記ワードラインジャンプ配線により前記ロウデコーダと接続されることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/409
, H01L 27/10 481
